VHDL課程設(shè)計通信電子專業(yè)

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1、數(shù)字系統(tǒng)仿真與VHDL設(shè)計課程設(shè)計大綱,課程設(shè)計所占學時、學分： 本設(shè)計所占的學時為兩周，占2個學分 一本設(shè)計的目的和任務(wù) 本設(shè)計的任務(wù)是熟悉支持VHDL語言的軟件，例如：MAX PLUS2，ISP，QUARTUS 2等，利用這一類軟件使用VHDL語言進行設(shè)計。,課程設(shè)計目的：,使學生熟練掌握相關(guān)軟件的使用，操作。能對VHDL語言程序進行編譯，調(diào)試，以及通過計算機仿真，得到正確的仿真波形圖，并根據(jù)所得仿真波形圖分析判斷并改進所設(shè)計的電路。,,在成功掌握軟件操作基礎(chǔ)上，讓學生將所數(shù)字電路的基礎(chǔ)課知識與VHDL語言的應(yīng)用型知識結(jié)合起來并與實際設(shè)計，操作聯(lián)系起來，即“理論聯(lián)系實際”。要求學生自主設(shè)計

2、電路，編寫程序，鼓勵新思路，新方法，新觀點。,二設(shè)計的基本要求,1熟悉數(shù)字電路及相關(guān)專業(yè)課程的基本知識并能聯(lián)系具體程序 2正確操作使用VHDL語言相關(guān)軟件，能編譯，調(diào)試，仿真VHDL語言程序 3設(shè)計數(shù)字電路，編寫程序，實現(xiàn)電路功能。,三課程設(shè)計基本選題,必須在1-5題目中選擇一題，6-12題中選擇一題。實現(xiàn)題目要求，完成編譯， 調(diào)試，仿真等內(nèi)容。各設(shè)計題目具體要求請詳見課程設(shè)計計劃書,四考核方式與評分辦法,考核方式為考查，成績分為優(yōu)，良，中，及格，不及格五個檔次。具體從五個方面評定： 1.學習態(tài)度端正，認真扎實。完成各項工作。 2.對相關(guān)知識了解充分，能正確分析課題。 3.設(shè)計電路結(jié)構(gòu)合理，正

3、確。能正常工作。 4.獨立編寫相應(yīng)程序，充分理解，正確完成編譯，調(diào)試，仿真等。 5. 能根據(jù)波形圖，程序進行分析推理，并按要求做一定的改進。 滿足全部5條予以優(yōu)秀，滿足1，2，3，5條予以良好，滿足1，2，3，4條為中，滿足1，2，3條為及格。否則不及格。,五、課程設(shè)計時間地點安排,17-18周，地點：四教五樓高頻與通信原理室,Max+plus II設(shè)計軟件的應(yīng)用,3.1 Max+plus簡介 3.2 Max+plus基本操作 3.3 Max+plus II軟件常用設(shè)計輸入法 3.4設(shè)計項目的編譯與仿真 3.5管腳的重新分配與定位 3.6器件的下載編程,3.1 Max+plus簡介,Max+p

4、lus的全稱是Multiple Array Matrix and Programming Logic User System II（多陣列矩陣及可編程邏輯用戶系統(tǒng)II） Max+plus開發(fā)系統(tǒng)具有以下特點： （1）多平臺系統(tǒng) （2）開放的界面 （3）模塊組合式工具軟件 （4）與結(jié)構(gòu)無關(guān) （5）硬件描述語言,3.2 Max+plus基本操作,1 設(shè)計輸入 2 項目編譯 語法檢查和設(shè)計規(guī)則檢查 設(shè)計綜合 生成編程數(shù)據(jù)文件 3 仿真和定時分析 仿真(Simulation) 定時分析(Timing Analysis) 4 編程下載,3.3 Max+plus II軟件常用設(shè)計輸入法,Max

5、+plus II的設(shè)計輸入方法有多種，主要包括文本設(shè)計輸入、原理圖輸入、波形設(shè)計輸入和層次設(shè)計輸入等多種方式，另外還可以利用第三方EDA工具生成的網(wǎng)表文件輸入，該軟件可接受的網(wǎng)表有EDIF格式、VHDL格式和Verilog格式，設(shè)計者可根據(jù)實際情況選擇合適的設(shè)計方法。,3.3.1 原理圖設(shè)計輸入法 1軟件的啟動:打開Max+plus II 10.0軟件,2、啟動File|New菜單,,3 選擇Graphic Editor File,4放置器件在原理圖上,5添加連線 6. 標記輸入/輸出端口屬性 7保存原理圖 8將設(shè)計項目設(shè)置成工程文件（Project） File|Project|Set P

6、roject to Current File設(shè)置此項目為當前文件,,3.3.2文本設(shè)計輸入（VHDL）法簡介 1.在主菜單上選擇File|New或點擊新建快捷圖標，在彈出的對話框中選擇Text Editer File 2.設(shè)計輸入完成以后，在主菜單上選擇File|Save保存文件 3.選擇文件類型為 VHD硬件描述語言，輸入文件保存文件 4.選擇File|Project|Set Project to Current File可設(shè)置這個項目為當前的項目文件。,3.3.3 波形輸入法簡介 波形設(shè)計輸入主要用于建立和編程波形設(shè)計文件以及輸入仿真向量和功能測試向量，從而達到對電路的設(shè)計實現(xiàn)，適用于

7、時序邏輯和有重復性的邏輯函數(shù)。系統(tǒng)可以根據(jù)用戶的輸入和輸出波形自動生成邏輯關(guān)系。 波形編輯功能允許設(shè)計者對波形進行拷貝、剪切、粘貼等操作并可以用內(nèi)部節(jié)點、觸發(fā)器和狀態(tài)機建立設(shè)計文件，將波形進行組合，顯示各種進制的狀態(tài)值，還可以通過將一組波形重疊到另一組波形上來對兩組仿真結(jié)果進行比較。由于波形輸入法在可編程邏輯器件的實際設(shè)計中使用較少，這里不做介紹，有興趣的讀者可參閱相關(guān)資料。,3.3.4 層次化設(shè)計輸入法簡介 當設(shè)計一個結(jié)構(gòu)較復雜的系統(tǒng)時，通常采用層次化的設(shè)計方法，使系統(tǒng)設(shè)計變得簡潔和方便。層次化設(shè)計是分層次、分模塊進行設(shè)計描述，描述器件總功能的模塊放在最上層稱為頂層設(shè)計，描述器件的

8、某一部分功能的模塊放在下層稱為底層設(shè)計，這種層次關(guān)系類似于軟件設(shè)計中主程序和子程序的關(guān)系。層次化設(shè)計的優(yōu)點一是支持模塊化，底層模塊可反復被調(diào)用，多個底層模塊可由不同的設(shè)計者同時設(shè)計，提高了設(shè)計效率；二是設(shè)計方法較自由，可以采用自上而下或自下而上的設(shè)計方法；三是同一個設(shè)計項目的各個模塊可以用不同的設(shè)計輸入法來實現(xiàn)，團隊之間的合作更加方便靈活避免了相互之間的約束。,3.4 設(shè)計項目的編譯和仿真,Max+plusII 編譯器（Compiler）是一個高速自動化的設(shè)計處理器，能完成對設(shè)計項目的編譯。它能夠?qū)⒃O(shè)計文件轉(zhuǎn)換成器件編程、仿真和定時分析所需要的輸出文件，是 Max+plusII系統(tǒng)的核心。 下

9、面以38譯碼器為例加以說明,3.4.1 項目的編譯 1.選擇芯片型號 在38譯碼器設(shè)計文件輸入完成后，選擇當前項目文件準備實現(xiàn)的實際芯片進行編譯適配，點擊Assign|Device菜單選擇芯片.,2. 項目編譯 啟動Max+plus II | Compiler編譯器菜單，按Start按鈕開始編譯并顯示編譯結(jié)果，生成下載文件供硬件下載編程時調(diào)用。,,3.4.2 項目的功能仿真與時序分析 1.添加仿真激勵信號波形 （1）啟動Max+plus II|avefrom Editor菜單，進入波形編輯窗口。,,（2）.將鼠標移至空白處并單擊鼠標右鍵。,（3）選擇nter Nodes from SNF選

10、項并按左鍵確認，選擇欲仿真的所有管腳。,（4）單擊按鈕，列出仿真電路的所有輸入、輸出管腳。,（5）為電路輸入端口添加激勵波形,（6）為A、B、C三輸入端口添加激勵信號,(7)選擇仿真時間,,(8)保存激勵信號編輯結(jié)果,自動存盤為test1.scf。,2 電路的仿真測試 電路仿真有前仿真（功能仿真）和后仿真（時序仿真）兩種，時序仿真覆蓋了功能仿真，在本例中直接使用時序仿真。 （1）打開Max+plus II|Simulator菜單，,,(2)確定仿真時間，End Time ，單擊Start開始仿真,(3)觀察電路仿真結(jié)果，單擊激勵輸出波形文件“Open SCF”圖標 .,3.6 器件的下載編程,

11、1.啟動Max+plus II|Programmer菜單，如果是第一次啟用編程器的話，提示“No Hardware”,需要選擇硬件類型，請選擇“Byte Blaster”并按下OK確認即可 .,,2.選擇主菜單下的JTAG|Multi-Device JTAG Chain選項（第一次起用可能會出現(xiàn)對話框，視實際情況回答確認）。啟動JTAG | Multi-Device JTAG Chain Setup菜單項，選擇欲編程的文件。,3.點擊“Select Programming File ”按鈕，選擇要下載的.pof文件（如選擇的芯片是FPGA類型，下載的文件類型則應(yīng)該選擇.sof文件，） ，,4.選擇下載的文件后單擊OK確定,5.單擊Program按鈕，進行下載編程（如果是FPGA芯片，請點擊Configure）。如不能正常操作則點擊“JTAG |Multi-Device JTAG Chain Setup”對話框的“Detect JTAG Chain Info”按鈕進行JTAG測試，查找原因直至完成正確下載。,