[優(yōu)選文檔]南航考研數(shù)電NPPT

單擊此處編輯母版標(biāo)題樣式,單擊此處編輯母版文本樣式,Click to edit Master title style,Click to edit Master text styles,Second level,Third level,Fourth level,Fifth level,*,*,單擊此處編輯母版文本樣式,單擊此處編輯母版標(biāo)題樣式,*,Click to edit Master title style,Click to edit Master text styles,Second level,Third level,Fourth level,Fifth level,*,*,Click to edit Master title style,Click to edit Master text styles,Second level,Third level,Fourth level,Fifth level,*,單擊此處編輯母版標(biāo)題樣式,單擊此處編輯母版文本樣式,第二級(jí),第三級(jí),第四級(jí),第五級(jí),*,南航考研數(shù)電課件N,門電路,用以實(shí)現(xiàn)基本邏輯運(yùn)算和復(fù)合邏輯運(yùn)算的單元電路。,獲得高、低電平的基本原理,Vi,Vo,Vcc,半導(dǎo)體二極管的開關(guān)特性,二極管的單向?qū)щ娦哉螂妷簩?dǎo)通，反向,電壓截止。,理想二極管：,正向?qū)娮铻?，,反向內(nèi)阻無窮大。,半導(dǎo)體三極管的開關(guān)特性,雙極型三極管的開關(guān)特性,基本開關(guān)電路,MOS管的開關(guān)特性,§3-1 數(shù)字集成器件簡介,一、集成電路的生產(chǎn)工藝,二、集成電路的主要電氣指標(biāo),三、邏輯電路的輸出結(jié)構(gòu),四、 正邏輯和負(fù)邏輯,五、常用門電路及邏輯符號(hào),一、集成電路的生產(chǎn)工藝,TTL：,晶體管-晶體管邏輯 ，速度快。,(標(biāo)準(zhǔn),S,LS,AS,ALS,F),MOS：,金屬-氧化物-半導(dǎo)體邏輯，功耗低。,(PMOS,NMOS,CMOS),(HC,AHC,AC,HCT,ACT,AHCT,LV,LVC),ECL：,發(fā)射極偶合邏輯，速度更快。,系列：,74系列、54系列、4000系列等。,命名：,如SN74LS00。,SN：生產(chǎn)廠標(biāo)，Texas公司；74：系列號(hào)；LS：生產(chǎn)工藝；00：功能號(hào)，2輸入端與非門。,TTL：74系列 ( 070）,54系列（55125 ）,74S系列：肖特基系列,74LS系列：低功耗肖特基系列,74AS系列：高級(jí)肖特基系列,74ALS系列：高級(jí)低功耗肖特基系列,74H系列：高速型,肖特基：提高電路工作速度的一種電路結(jié)構(gòu)的名稱，74S系列,采用了肖特基抗飽和三極管。,TTL電路,例：SN74LS00,廠標(biāo),系列名,類型,功能號(hào),00：含四個(gè)二輸入與非門的集成電路,02：含四個(gè)二輸入或非門,04：六組反相器,7400外引線排列,TTL,與非門電路,輸出級(jí)的特點(diǎn)：,在穩(wěn)定的工作狀態(tài)下T,4,和T,5,總是一個(gè)導(dǎo),通另一個(gè)截至，有效地降低了輸出級(jí)的,靜態(tài)功耗，提高了驅(qū)動(dòng)負(fù)載的能力。稱,其為推拉式（PUSHPULL)電路。,二、集成電路的主要電氣指標(biāo),輸出高電平V,OH,：輸出高電平時(shí)允許的最低電壓。,輸出低電平V,OL,：輸出低電平時(shí)允許的最高電壓。,輸入高電平V,IH,(V,on,開門電平)：,輸入高電平時(shí)允許的最低電壓。,輸入低電平V,IL,(V,OFF,關(guān)門電平)：,輸入低電平時(shí)允許的最高電壓。,1、輸入/輸出電壓,2、噪聲容限,高電平噪聲容限V,NH,：V,NH,=V,OH,-V,IH。,低電平噪聲容限V,NL,：V,NH,=V,IL,-V,OL。,集成電路的電平參數(shù)表,3、輸入/輸出電流,I,IH,：輸入高電平時(shí)，注入到電路的電流最大值；,I,IL,：輸入低電平時(shí)，從電路中流出電流的最大值；,I,OH,：輸出高電平時(shí)，電路可輸出的最大電流；,I,OL,：輸出低電平時(shí)，電路可吸收的最大電流。,扇出系數(shù)：可以驅(qū)動(dòng)同類門的個(gè)數(shù),I,OL,/I,IL,74LS00:,I,OH,=400uA I,IH,=20uA,I,OL,=8mA I,IL,=0.4mA,注意： 1. 前級(jí)I,OL,大于后級(jí)I,IL,之和；,2. 關(guān)于未接輸入信號(hào)的引腳,與：多余腳接邏輯高或輸入并聯(lián),或：多余腳接邏輯低或輸入并聯(lián)；,3. TTL電路的輸入端開路或接一阻抗較大,的電阻時(shí)，輸入電壓為高電平。,4、平均傳輸延時(shí)時(shí)間-輸出由高變低、由低 變高的平均延時(shí)時(shí)間。,t,r,：上升時(shí)間; t,f,：下降時(shí)間；T,pd,=(t,pdL,+t,pdH,)/2：平均傳輸延遲時(shí)間。 tpdL:輸出由高電平到低電平的傳輸延遲時(shí)間；tpdH:輸出由低電平到高電平的傳輸延遲時(shí)間。,5、功耗,三、邏輯電路的輸出結(jié)構(gòu),輸出端不能并聯(lián)。,1、推拉式結(jié)構(gòu),輸出端要加上拉電阻，可以并聯(lián),并聯(lián)后的邏輯關(guān)系為與（線與）。,2、開路輸出（OC）結(jié)構(gòu),開路輸出結(jié)構(gòu)的應(yīng)用,3、三態(tài)輸出結(jié)構(gòu),輸出端除0，1狀態(tài)外，還有一種高阻態(tài)，等效于輸出端開路。輸出端可以并聯(lián)，但要保證在同一時(shí)刻最多只有一個(gè)輸出端不是高阻態(tài)。,三態(tài)輸出結(jié)構(gòu)的應(yīng)用（1）,Y,0,Y,4,在同一時(shí)刻只有一個(gè)為1；,當(dāng)Y,i,=1時(shí)，Y=d,i,。,三態(tài)輸出結(jié)構(gòu)的應(yīng)用（2）,四、正邏輯和負(fù)邏輯,正邏輯：0 表示低電平，1 表示高電平。,負(fù)邏輯：1 表示低電平，0 表示高電平。,五、常用門電路及邏輯符號(hào),邏輯符號(hào)用來 表示芯片的邏輯功能。,1、邏輯功能：與、或、非、與非、或非、異或、與或非。,2、正、負(fù)邏輯：輸入、輸出腳上有無空心箭頭。,3、輸出結(jié)構(gòu)類型：推拉式結(jié)構(gòu)、OC結(jié)構(gòu)、三態(tài)輸出結(jié)構(gòu)。,4、使能端：低電平有效、高電平有效。,5、管腳編號(hào)：,邏輯符號(hào),74125邏輯符號(hào),幾種芯片的邏輯符號(hào),部分門電路的型號(hào)及名稱,§3-1-5 使用邏輯門的幾個(gè)問題,1、輸入腳多余：,與：多余腳接邏輯高或輸入并聯(lián)。,或：多余腳接邏輯低或輸入并聯(lián)。,2、輸入腳不足：,改變邏輯或用門電路擴(kuò)展。,3、扇出系數(shù)：,采用功率門電路或改電路。,§3-2 常用組合邏輯模塊,一、并行加法器,二、數(shù)值比較器,三、編碼器,四、譯碼器,五、數(shù)據(jù)選擇器,六、常用組合邏輯器件,一個(gè)模塊完成某個(gè)常用的特定的功能，如加法器、數(shù)值比較器、編碼器、譯碼器、數(shù)據(jù)選擇器等。,一、并行加法器,1、4位加法器邏輯符號(hào),2、加法器的級(jí)聯(lián),完成二進(jìn)制數(shù)加法運(yùn)算。,圖 加法器,圖 2位加法器,3、加法器的應(yīng)用,用4位加法器構(gòu)成余3碼到8421碼的轉(zhuǎn)換器。,余3碼減去3得到8421碼，減3用加-3實(shí)現(xiàn)，-3的補(bǔ)碼為1101。,二、數(shù)值比較器,數(shù)值比較器：能夠比較數(shù)值的大小、是否相等。,例1：設(shè)計(jì)1個(gè)一位數(shù)值比較器,1. 用門電路設(shè)計(jì)數(shù)值比較器,例2：設(shè)計(jì)1個(gè)2位數(shù)值比較器。該比較器可對(duì)兩個(gè)2位二進(jìn)制值A(chǔ)（A,1,A,0,）和B(B,1,B,0,)進(jìn)行比較。當(dāng)A,>,B時(shí)，F(xiàn),A,>,B,1，否則為0；當(dāng)A=B時(shí)，F(xiàn),A=B,1，否則為0；當(dāng)AB時(shí)，F(xiàn),AB,1，否則為0。,例3：設(shè)計(jì)四位比較器用SSI設(shè)計(jì)一個(gè)四位二進(jìn)制數(shù)比較器，輸入為A=A,3,A,2,A,1,A,0,，B=B,3,B,2,B,1,B,0,，輸出包括F,A>B,，F(xiàn),A<B,和 F,A=B,。通過分析邏輯功能直接導(dǎo)出邏輯表達(dá)式。,例3（續(xù)）,用：,74LS04、,74LS08、,74LS86、,74LS21、,74LS64、,各一片組成。,P64，表3.5,2、4位數(shù)值比較器7485的邏輯符號(hào),級(jí)聯(lián)輸入,3、4位數(shù)值比較器功能表,4、4位數(shù)值比較器擴(kuò)展成8位比較器,4、數(shù)值比較器的應(yīng)用,例1：電路分析。,1,0,1,0,0,0,1,F(A,3,A,2,A,1,A,0,)m(5,1,5),例2：用四位數(shù)值比較器實(shí)現(xiàn),F(A,3,A,2,A,1,A,0,),m(0,1,2,3,4,5),。,問題：P<Q 作為輸出端時(shí),A,0,A,1,A,2,A,3,F,1,0,1,0,0,0,1,F,A,0,A,1,A,2,A,3,0,1,1,0,0,1,0,問題：如何用四位數(shù)值比較器構(gòu)成修正信號(hào)產(chǎn)生電路,F(CO,3,F,3, F,2, F,1,)= CO,3,+ C,F9,= CO,3,+ F,3,F,2,+F,3,F,l,m(515),三、譯碼器,譯碼器：,把輸入的二進(jìn)制代碼轉(zhuǎn)換成對(duì)應(yīng)的輸出信號(hào)，,常用的譯碼器有變量譯碼器和顯示譯碼器等。,1. 變量譯碼器,二進(jìn)制譯碼器：,輸入： N位二進(jìn)制代碼，又稱地址輸入端；,輸出：2,N,個(gè)，每個(gè)輸出與一個(gè)最小項(xiàng)相對(duì)應(yīng)。,變量譯碼器,有二進(jìn)制譯碼器和二-十進(jìn)制譯碼器,。,例1：2-4線譯碼器,2線4線譯碼器：,輸入是二位二進(jìn)制代碼、有四種輸出，四個(gè)輸出端分別對(duì)應(yīng)一種輸入狀態(tài)。,雙2,-4譯碼器 3-8譯碼器,74138：,地址輸入端,：,A,2,、,A,1,、,A,0,譯碼輸出端,：,使能端,：,3-8譯碼器功能表,當(dāng)譯碼器處于工作狀態(tài)時(shí)，每輸入一個(gè)二進(jìn)制代碼將使對(duì)應(yīng)的一個(gè)輸出端為低電平（輸出端為低電平有效時(shí))，而其它輸出端均為高電平。,74LS138輸出端為低電平有效,變量譯碼器的擴(kuò)展（1）,例2：用兩片3-8譯碼器組成4-16譯碼器,變量譯碼器的擴(kuò)展（2）,例3：用5片2-4譯碼器組成4-16譯碼器（樹型擴(kuò)展）,用變量譯碼器實(shí)現(xiàn)組合邏輯函數(shù),當(dāng)使能端使能時(shí)，譯碼器輸出了所有最小項(xiàng)的反，一般邏輯函數(shù)可以寫成最小項(xiàng)表達(dá)式，因此，用譯碼器實(shí)現(xiàn)一般邏輯函數(shù)很方便。,實(shí)現(xiàn)組合邏輯函數(shù),F,（,A，B，C,）,比較以上兩式可知，把,3,線,8,線譯碼器,74LS138,地址輸入端（,A,2,A,1,A,0,）作為邏輯函數(shù)的輸入變量（,ABC,），譯碼器的每個(gè)輸出端,Y,i,都與某一個(gè)最小項(xiàng),m,i,相對(duì)應(yīng)，加上適當(dāng)?shù)拈T電路，就可以利用譯碼器實(shí)現(xiàn)組合邏輯函數(shù)。,例4：電路分析,邏輯功能：,全減器,例5：用3-8譯碼器外加與門組成一位全減器。,例6：分析以下電路的邏輯功能。,邏輯功能：,一位全加器。,例7：譯碼器實(shí)現(xiàn)1位8421BCD碼加法器,譯碼器在多片存儲(chǔ)器芯片擴(kuò)展中的應(yīng)用,（1）線選法尋址,（2）譯碼尋址,（3）分析電路,F(A3,A2,A1,A0)m(515),邏輯險(xiǎn)象：由邏輯競(jìng)爭產(chǎn)生的險(xiǎn)象。,4、平均傳輸延時(shí)時(shí)間-輸出由高變低、由低 變高的平均延時(shí)時(shí)間。,扇出系數(shù)：可以驅(qū)動(dòng)同類門的個(gè)數(shù),IOL/IIL,輸 出,(標(biāo)準(zhǔn),S,LS,AS,ALS,F),、除邏輯圖外，真值表、功能表、卡諾圖和邏輯方程等都是常用的描述邏輯函數(shù)的方式。,七段顯示器譯碼器把輸入的BCD碼，翻譯成驅(qū)動(dòng)七段LED數(shù)碼管各對(duì)應(yīng)段所需的電平。,00：含四個(gè)二輸入與非門的集成電路,七段顯示器譯碼器把輸入的BCD碼，翻譯成驅(qū)動(dòng)七段LED數(shù)碼管各對(duì)應(yīng)段所需的電平。,輸出端可以并聯(lián)，但要保證在同一時(shí)刻最多只有一個(gè)輸出端不是高阻態(tài)。,例1：試用8選l MUX實(shí)現(xiàn)函數(shù)F(U,V,W)m(3,5,6,7)。,前級(jí)IOL大于后級(jí)IIL之和；,74S系列：肖特基系列,加法器I： 進(jìn)行二進(jìn)制加法： F=A+B,變量譯碼器的擴(kuò)展（2）,TTL：74系列 ( 070）,2. 顯示譯碼器,在數(shù)字測(cè)量儀表和各種數(shù)字系統(tǒng)中，都需要將數(shù)字量直觀地顯示出來，一方面供人們直接讀取測(cè)量和運(yùn)算的結(jié)果，另一方面用于監(jiān)視數(shù)字系統(tǒng)的工作情況。,數(shù)字顯示電路是數(shù)字設(shè)備不可缺少的部分。數(shù)字顯示電路包括顯示譯碼器、驅(qū)動(dòng)器和顯示器等，如圖所示。,圖 數(shù)字顯示電路的組成方框圖,(1) 數(shù)字顯示器件,數(shù)字顯示器件是用來顯示數(shù)字、文字或者符號(hào)的器件，常見的有輝光數(shù)碼管、熒光數(shù)碼管、液晶顯示器、發(fā)光二極管數(shù)碼管、場(chǎng)致發(fā)光數(shù)字板、等離子體顯示板等等。本書主要討論發(fā)光二極管數(shù)碼管。,（2）發(fā)光二極管（LED）及其驅(qū)動(dòng)方式,LED,具有許多優(yōu)點(diǎn)，它不僅有工作電壓低,(1.5,3V),、體積小、壽命長、可靠性高等優(yōu)點(diǎn)，而且響應(yīng)速度快(,100ns,)、亮度比較高。,一般,LED,的工作電流選在,510mA,，但不允許超過最大值（通常為,50mA,）。,LED,可以直接由門電路驅(qū)動(dòng)。,低電平驅(qū)動(dòng):,圖（,a,）是輸出為低電平時(shí)，,LED,發(fā)光。,高電平驅(qū)動(dòng)：,圖（,b,）是輸出為高電平時(shí)，,LED,發(fā)光。,門電路驅(qū)動(dòng)LED,(a) 低電平驅(qū)動(dòng) (b) 高電平驅(qū)動(dòng),限流電阻R,圖 七段顯示LED數(shù)碼管,(a) 外形圖 (b) 共陰型 (c) 共陽型,LED數(shù)碼管,LED數(shù)碼管又稱為半導(dǎo)體數(shù)碼管，它是由多個(gè)LED按分段式封裝制成的。LED數(shù)碼管有兩種形式：共陰型和共陽型。,七段式LED顯示器,管腳排列圖,（3）,七段顯示譯碼器74LS48,七段顯示器譯碼器把輸入的,BCD,碼，翻譯成驅(qū)動(dòng)七段,LED,數(shù)碼管各對(duì)應(yīng)段所需的電平。,74LS48的管腳排列圖,試燈輸入端,滅零輸入端,特殊控制端,數(shù)字,輸 入,輸 出,字型,十進(jìn)制,A,3,A,2,A,1,A,0,A b c d e f g,0,1,2,3,4,5,6,7,8,9,1,1,1,1,1,1,1,1,1,1,1,×,×,×,×,×,×,×,×,×,0,0,0,0,0,0,0,0,1,1,0,0,0,0,1,1,1,1,0,0,0,0,1,1,0,0,1,1,0,0,0,1,0,1,0,1,0,1,0,1,1,1,1,1,1,1,1,1,1,1,1,0,1,1,0,1,0,1,1,1,1,1,1,1,1,0,0,1,1,1,1,1,0,1,1,1,1,1,1,1,1,0,1,1,0,1,1,0,1,0,1,0,1,0,0,0,1,0,1,0,1,0,0,0,1,1,1,0,1,1,0,0,1,1,1,1,1,0,1,1,74LS48顯示譯碼器的功能表,數(shù)字,輸 入,輸 出,字型,十進(jìn)制,A,3,A,2,A,1,A,0,A b c d e f g,滅 燈,滅 零,試 燈,1,1,1,1,1,1,×,1,0,×,×,×,×,×,×,×,0,×,1,1,1,1,1,1,×,0,×,0,0,1,1,1,1,×,0,×,1,1,0,0,1,1,×,0,×,0,1,0,1,0,1,×,0,×,1,1,1,1,1,1,0,0,1,0,0,0,1,0,0,0,0,1,0,0,1,0,0,0,0,0,1,0,1,0,0,0,0,0,0,1,0,1,0,0,0,0,0,0,1,1,0,0,0,1,0,0,0,1,0,0,1,1,1,0,0,0,1,1,1,1,1,1,0,0,0,1,續(xù)表（2）,74LS48的邏輯功能：,（1）正常譯碼顯示。 =1， =1時(shí)，對(duì)輸入為十進(jìn)制數(shù)l15的二進(jìn)制碼（00011111）進(jìn)行譯碼，產(chǎn)生對(duì)應(yīng)的七段顯示碼。,（2）滅零。當(dāng) =1，而輸入為0的二進(jìn)制碼0000時(shí)，只有當(dāng) =1時(shí)，才產(chǎn)生0的七段顯示碼,如果此時(shí)輸入 =0 ，則譯碼器的ag輸出全0，使顯示器全滅；所以 稱為滅零輸入端。,（3）試燈。當(dāng) =0時(shí)，無論輸入怎樣，ag輸出全1，數(shù)碼管七段全亮。由此可以檢測(cè)顯示器七個(gè)發(fā)光段的好壞。 稱為試燈輸入端。,（4）特殊控制端 。 可以作輸入端，也可以作輸出端。作輸入使用時(shí)，如果 =0時(shí)，不管其他輸入端為何值，ag均輸出0，顯示器全滅。因此 稱為滅燈輸入端。,作輸出端使用時(shí)，受控于 和 。當(dāng) =0，,1，輸入為0的二進(jìn)制碼0000時(shí)， =0，用以指示該片正處于滅零狀態(tài)。所以， 又稱為滅零輸出端。 0，且低位為零, 則低位零被熄滅。,七段顯示譯碼器74LS48與數(shù)碼管的連接,5V,a,b,c,d,e,f,g,74LS48,(T339),GND,Vcc,電源5V,A,3,A,2,A,1,A,0,Ya,Yb,Yd,Yf,Ye,Yg,Yc,LT,I,B,I,BR,輸入信號(hào),BCD碼,圖3-16,74LS49的邏輯符號(hào),（4）,七段顯示譯碼器74LS49,滅燈,控制端,圖3-17 74LS49驅(qū)動(dòng)LED數(shù)碼管電路,圖3-17是一個(gè)用七段顯示譯碼器74LS49驅(qū)動(dòng)共陰型LED數(shù)碼管的實(shí)用電路。,四、數(shù)據(jù)選擇器,從多個(gè)輸入中選擇1個(gè)輸出，又稱為多路開關(guān)(MUX)。,D,0,D,1,F,A,F= AD,0,+ AD,1,1. 2選1數(shù)據(jù)選擇器,1,&,&,D,0,D,1,A,1,F,2. 4選1數(shù)據(jù)選擇器,D,0,A,0,D,3,D,2,D,1,A,1,Y,A,1,A,0,Y,0 0,D,0,0 1,D,1,1 0,D,2,1 1,D,3,Y=A,1,A,0,D,0,+ A,1,A,0,D,1,+ A,1,A,0,D,2,+ A,1,A,0,D,3,Y=A,1,A,0,D,0,+ A,1,A,0,D,1,+ A,1,A,0,D,2,+ A,1,A,0,D,3,&,&,&,&, 1,D,O,D,1,D,2,D,3,1,1,Y,A,0,A,1,4選1數(shù)據(jù)選擇器74251、74253的邏輯符號(hào),74153,74253,3. 8選1數(shù)據(jù)選擇器,（1）8選1數(shù)據(jù)選擇器74151的邏輯符號(hào),8選1MUX,三個(gè)地址輸入端,A,2,、A,1,、A,0,，,八個(gè)數(shù)據(jù)輸入端,D,0,D,7,，,兩個(gè)互補(bǔ)輸出的數(shù)據(jù)輸出端,Y,和,Y,，,一個(gè)控制輸入端 。,（2）8選1MUX功能表,Y,1,D,0,0,10,11,01,00,A,2,A,1,A,0,D,1,D,2,D,3,D,4,D,5,D,6,D,7,例1：用兩片八選一數(shù)據(jù)選擇器,74LS151,構(gòu)成十六選一數(shù)據(jù)選擇器。,4、數(shù)據(jù)選擇器的擴(kuò)展（1）,4、數(shù)據(jù)選擇器的擴(kuò)展（2）,四選一數(shù)據(jù)選擇器,74LS253,構(gòu)成十六選一數(shù)據(jù)選擇器。,數(shù)據(jù)選擇器的擴(kuò)展（3）,問題：,74LS153如何,構(gòu)成十六選一數(shù)據(jù)選擇器？,5、用MUX實(shí)現(xiàn)邏輯函數(shù),對(duì)于有n個(gè)地址變量的2,n,選1的MUX來說，當(dāng)使能端有效時(shí)，其輸出表達(dá)式為：,而n個(gè)輸入變量的組合函數(shù)的最小項(xiàng)表達(dá)式為：,解：D0D1D2D40，D3D5D6D71,例1：,試用8選l MUX實(shí)現(xiàn)函數(shù)F(U,V,W)m(3,5,6,7)。,例2：試用4選l MUX實(shí)現(xiàn)函數(shù)F(U,V,W)m(3,5,6,7)。,求得：D,0,0、D,1,D,2,W、D,3,1,代數(shù)法求解,卡諾圖法求解,例3：分析以下電路的邏輯功能。,邏輯功能：奇判別電路。,例3（續(xù)）,邏輯功能：奇判別電路。,§3-3 組合電路分析,分析：已知邏輯電路，導(dǎo)出電路的邏輯功能。,組合電路分析步驟：, 由給定的邏輯圖逐級(jí)寫出邏輯函數(shù)表達(dá)式；, 由邏輯函數(shù)表達(dá)式列出真值表；, 分析、歸納電路的邏輯功能。,以上各步驟不是一成不變的，應(yīng)視具體情況而定，只要能達(dá)到分析的目的，可以略去其中的某些步驟。,一、電路設(shè)計(jì)的概念,二、用SSI設(shè)計(jì)組合電路,三、用MSI設(shè)計(jì)組合電路,四、功能分解的設(shè)計(jì)方法,§3-4 組合電路設(shè)計(jì),設(shè)計(jì)：已知功能要求，導(dǎo)出最佳邏輯電路。,一、電路設(shè)計(jì)的概念,1、設(shè)計(jì)過程,從實(shí)際設(shè)計(jì)要求開始，直到得到符合功能要求的最佳電路為止。,2、設(shè)計(jì)方法,對(duì)于同一設(shè)計(jì)對(duì)象，可以采用不同的設(shè)計(jì)思路和設(shè)計(jì)方法，從而得到不同的設(shè)計(jì)結(jié)果。,3、最佳電路,同一功能的電路可能采用不同的器件和不同的結(jié)構(gòu)來實(shí)現(xiàn)，最佳電路的含義因此也各不相同。,通過分析邏輯功能直接導(dǎo)出邏輯表達(dá)式。,一、集成電路的生產(chǎn)工藝,采用功率門電路或改電路。,輸出：2N個(gè)，每個(gè)輸出與一個(gè)最小項(xiàng)相對(duì)應(yīng)。,IOH：輸出高電平時(shí)，電路可輸出的最大電流；, 利用公式法或卡諾圖法化簡邏輯函數(shù)，求出最簡邏輯表達(dá)式；,IOL：輸出低電平時(shí)，電路可吸收的最大電流。,00：功能號(hào)，2輸入端與非門。,（4） 七段顯示譯碼器74LS49,例1：設(shè)計(jì)1個(gè)一位數(shù)值比較器,從多個(gè)輸入中選擇1個(gè)輸出，又稱為多路開關(guān)(MUX)。,加法器II： 修正加6，不修正加0。,4、使能端：低電平有效、高電平有效。,改變邏輯或用門電路擴(kuò)展。,改變邏輯或用門電路擴(kuò)展。,輸入低電平VIL(VOFF關(guān)門電平)：,七段顯示器譯碼器把輸入的BCD碼，翻譯成驅(qū)動(dòng)七段LED數(shù)碼管各對(duì)應(yīng)段所需的電平。,4、平均傳輸延時(shí)時(shí)間-輸出由高變低、由低 變高的平均延時(shí)時(shí)間。,4、設(shè)計(jì)的階段,、用某種形式的邏輯描述來表示實(shí)際的設(shè)計(jì)要求；,、各種邏輯描述之間的變換，以變換成邏輯圖為最終目的；,、除邏輯圖外，真值表、功能表、卡諾圖和邏輯方程等都是常用的描述邏輯函數(shù)的方式。,二、用SSI設(shè)計(jì)組合電路,1、設(shè)計(jì)要求,以門電路為基礎(chǔ)，要求使用的門電路數(shù)量最少，門的輸入端數(shù)也最少。,2、設(shè)計(jì)步驟, 分析設(shè)計(jì)要求，根據(jù)輸出與輸入間的邏輯關(guān)系列出真值表；, 利用公式法或卡諾圖法化簡邏輯函數(shù)，求出最簡邏輯表達(dá)式；, 根據(jù)最簡邏輯表達(dá)式畫出邏輯圖。一般來說，最簡與或式同兩級(jí)與非門電路對(duì)應(yīng)，最簡或與式同兩級(jí)或非門電路對(duì)應(yīng)。,以上步驟可以靈活使用。,3、設(shè)計(jì)舉例,例1：設(shè)計(jì)一個(gè)四舍五入判別器，用來判別8421BCD碼表示的十進(jìn)制數(shù)是否等于或大于5。,例2：設(shè)計(jì)一位全減器,例2（續(xù)）,三、用MSI設(shè)計(jì)組合電路,用MSI設(shè)計(jì)組合電路相對(duì)于SSI而言，有電路體積小、連線少、可靠性高的優(yōu)點(diǎn)，其設(shè)計(jì)的最優(yōu)標(biāo)準(zhǔn)為所用模塊最少、連線最少。,MSI多為專用芯片，可以實(shí)現(xiàn)特定功能，而通用性較強(qiáng)的有變量譯碼器和數(shù)據(jù)選擇器，它們可以用于實(shí)現(xiàn)一般的邏輯函數(shù)。,例：用3-8譯碼器組成一位全減器。,最小項(xiàng)表達(dá)式對(duì)應(yīng)譯碼器加與非門。,用3-8譯碼器組成一位全減器（續(xù)）,最大項(xiàng)表達(dá)式對(duì)應(yīng)譯碼器加與門。,例：用MUX實(shí)現(xiàn)邏輯函數(shù),試用8選l MUX實(shí)現(xiàn)函數(shù)F(U,V,W)m(3,5,6,7)。,解：D,0,D,1,D,2,D,4,0，D,3,D,5,D,6,D,7,1,四、功能分解的設(shè)計(jì)方法,當(dāng)系統(tǒng)較復(fù)雜時(shí)，需要把整個(gè)系統(tǒng)分解成若干個(gè)模塊，這叫做函數(shù)分解或系統(tǒng)劃分。經(jīng)一次分解后得到的某些模塊可能仍然比較復(fù)雜，還需要對(duì)這些模塊進(jìn)一步分解。,例1：用4位加法器構(gòu)成補(bǔ)碼變換器,輸入原碼：S B,3,B,2,B,1,B,0,輸出補(bǔ)碼：S F,3,F,2,F,1,F,0，,其中S為符號(hào)位。,例2：設(shè)計(jì)字符識(shí)別電路,識(shí)別輸入的ASCII碼是否是字符09。設(shè)輸入ASCII碼為D6D0，輸出為F，當(dāng)輸入是字符09時(shí)，F(xiàn)=1，否則，F(xiàn)=0。,字符09的ASCII碼為(30),H,(39),H,。,例3：設(shè)計(jì)1位8421BCD碼加法器,加法器I： 進(jìn)行二進(jìn)制加法： F=A+B,修正信號(hào)產(chǎn)生電路：判斷是否要修正：修正C=1 C=CO,3,+C,F>9,加法器II： 修正加6，不修正加0。,例3（續(xù)）,C,F9,F,3,F,2,+F,3,F,l,C= CO,3,+ F,3,F,2,+F,3,F,l,§3-5 險(xiǎn)象與競(jìng)爭,一、險(xiǎn)象的產(chǎn)生,二、邏輯險(xiǎn)象及其消除方法,三、功能險(xiǎn)象和動(dòng)態(tài)險(xiǎn)象,四、險(xiǎn)象的排除,一、險(xiǎn)象的產(chǎn)生,險(xiǎn)象：電路產(chǎn)生的瞬時(shí)錯(cuò)誤又稱為毛刺。,以下情況使電路產(chǎn)生險(xiǎn)象：, 、構(gòu)成電路的各元件均存在傳輸延遲時(shí)間tpd；, 、任何兩個(gè)輸入信號(hào)不可能同時(shí)發(fā)生變化，總有先有后；, 、輸入信號(hào)本身存在上升時(shí)間tr和下降時(shí)間tf。,二、邏輯險(xiǎn)象及其消除方法,邏輯競(jìng)爭：,某一輸入信號(hào)的變化沿不同的路徑到達(dá)輸出端的現(xiàn)象。,邏輯險(xiǎn)象：,由邏輯競(jìng)爭產(chǎn)生的險(xiǎn)象。,臨界競(jìng)爭：,產(chǎn)生險(xiǎn)象的競(jìng)爭。,非臨界競(jìng)爭：,不產(chǎn)生險(xiǎn)象的競(jìng)爭。,某一輸入變量在表達(dá)式中以原變量和反變量的形式同時(shí)出現(xiàn)，則該變量的變化將引起邏輯競(jìng)爭，否則不會(huì)引起邏輯競(jìng)爭。當(dāng)表達(dá)式中其他變量取某種特定值，使表達(dá)式簡化為 則X的變化將引起臨界競(jìng)爭。產(chǎn)生0型（1型）險(xiǎn)象。,1、邏輯險(xiǎn)象的表達(dá)式判別,在A=C=0時(shí)，B的變化可能產(chǎn)生0型險(xiǎn)象。,2、邏輯險(xiǎn)象的卡諾圖判別,如果在卡諾圖中有兩個(gè)相臨的最小項(xiàng)分別被兩個(gè)相切的卡諾圈包含而未被同一個(gè)卡諾圈包含，則輸入信號(hào)在與這兩個(gè)最小項(xiàng)對(duì)應(yīng)的組合間變換時(shí)將出現(xiàn)臨界競(jìng)爭，最大項(xiàng)情況與此類似。,3、增加冗余項(xiàng)消除邏輯險(xiǎn)象,三、功能險(xiǎn)象和動(dòng)態(tài)險(xiǎn)象,功能險(xiǎn)象：,兩個(gè)或兩個(gè)以上的輸入信號(hào)邏輯上同時(shí)變化，實(shí)際電路中，由于延時(shí)不同而不可能同時(shí)變化，當(dāng)變化前和變化后的輸出相同時(shí)，變化過程中可能產(chǎn)生功能險(xiǎn)象。,動(dòng)態(tài)險(xiǎn)象：,若輸入信號(hào)變化前的輸出與變化后的輸出不同，在信號(hào)變化過程中，輸出值可能交替地變化產(chǎn)生毛刺。,功能險(xiǎn)象和動(dòng)態(tài)險(xiǎn)象的判別,四、 險(xiǎn)象的排除,§3-6 小結(jié),一、集成電路的電器特性,電平參數(shù)、扇出系數(shù)、平均延時(shí)等及三種輸出結(jié)構(gòu)；,二、常用的組合電路模塊,加法器、數(shù)值比較器、編碼器、譯碼器、數(shù)據(jù)選擇器（MUX）；,三、組合電路的分析,逐級(jí)寫出表達(dá)式，求出真值表或功能表，總結(jié)邏輯功能。,小結(jié)（續(xù)）,四、組合電路設(shè)計(jì),門電路：,最簡與或式對(duì)應(yīng)兩級(jí)與非門電路，最簡或與式對(duì)應(yīng)兩級(jí)或非門電路。,譯碼器：,譯碼器加與非門對(duì)應(yīng)最小項(xiàng)表達(dá)式、譯碼器加與門對(duì)應(yīng)最大項(xiàng)表達(dá)式、方便實(shí)現(xiàn)多輸出函數(shù)。,MUX：,一片MUX實(shí)現(xiàn)單一邏輯函數(shù)，常用卡洛圖降維法。,五、充分利用現(xiàn)有的功能模塊實(shí)現(xiàn)組合邏輯函數(shù)。,六、毛刺產(chǎn)生的原因及消除方法。,感謝觀看,