正弦函數(shù)信號(hào)發(fā)生器的設(shè)計(jì)EDA課程設(shè)計(jì)報(bào)告.doc

存檔資料 成績(jī)： 華東交通大學(xué)理工學(xué)院課 程 設(shè) 計(jì) 報(bào) 告 書所屬課程： EDA技術(shù)及應(yīng)用 設(shè)計(jì)題目： 正弦函數(shù)信號(hào)發(fā)生器的設(shè)計(jì) 分 院： 電 信 分 院 班 級(jí)： 通信工程 2008級(jí) 2班 姓 名： 駱 玉 春 學(xué) 號(hào)： 20080210420224 指導(dǎo)教師： 王 濤 實(shí)驗(yàn)地點(diǎn)： 實(shí)驗(yàn)樓五樓（EDA實(shí)驗(yàn)室506） 2010 年 6 月 19 日 華東交通大學(xué)理工學(xué)院 課程設(shè)計(jì)任務(wù)書專業(yè)：08通信工程 班級(jí)： 2班 姓名： 駱玉春 一、課程設(shè)計(jì)題目 正弦函數(shù)信號(hào)發(fā)生器的設(shè)計(jì) 二、課程設(shè)計(jì)工作：自 2011 年 6月 16 日起至 2011 年 6 月20 日止。三、課程設(shè)計(jì)的內(nèi)容要求：1、識(shí)別各種Quartus II軟件中各元件及其圖形表示和文字符號(hào)。 2、學(xué)會(huì)如何使用Quartus II。 3、掌握VHDL語言的編程思想和VHDL語言的基本使用規(guī)則。 4、熟練掌握正弦函數(shù)信號(hào)發(fā)生器的工作原理，并讀懂源程序。 5、按照編譯、調(diào)試、仿真的正確步驟，并正確進(jìn)行調(diào)試和仿真。 6、學(xué)會(huì)分析仿真圖。 學(xué)生簽名： 2011年 6月 19日 課程設(shè)計(jì)評(píng)閱意見序號(hào)項(xiàng) 目等級(jí)優(yōu)秀良好中等及格不及格1課程設(shè)計(jì)態(tài)度評(píng)價(jià)2出勤情況評(píng)價(jià)3任務(wù)難度評(píng)價(jià)4工作量飽滿評(píng)價(jià)5任務(wù)難度評(píng)價(jià)6設(shè)計(jì)中創(chuàng)新性評(píng)價(jià)7論文書寫規(guī)范化評(píng)價(jià)8綜合應(yīng)用能力評(píng)價(jià)綜合評(píng)定等級(jí)評(píng)閱人 職稱 2011 年 月 日 目 錄課程設(shè)計(jì)評(píng)閱意見1目 錄2第一章 設(shè)計(jì)目的3第二章 設(shè)計(jì)要求3第三章 設(shè)計(jì)內(nèi)容3第四章 設(shè)計(jì)原理3第五章 設(shè)計(jì)步驟45.1建立.mif格式文件45.2建立.hex格式文件55.3定制LPM_ROM55.4完成頂層設(shè)計(jì)11第六章 課程設(shè)計(jì)總結(jié)13參考文獻(xiàn)14 第一章 設(shè)計(jì)目的進(jìn)一步熟悉QuartusII 6.0及其LPM_ROM與FPGA硬件資源的使用方法。培養(yǎng)動(dòng)手能力以及諧作能力。第二章 設(shè)計(jì)要求1、CLK為12MHz。2、通過DAC0832輸出正弦波電壓信號(hào)，電壓范圍0-5V。3、通過仿真觀察波形。第三章 設(shè)計(jì)內(nèi)容在Quartus II上完成正弦波信號(hào)發(fā)生器的設(shè)計(jì)，包括仿真和資源利用情況了解（假設(shè)利用Cyclone器件）。最后在實(shí)驗(yàn)系統(tǒng)上實(shí)測(cè)，包括FPGA中ROM的在系統(tǒng)數(shù)據(jù)讀寫測(cè)試和仿真測(cè)試。信號(hào)輸出的D/A使用實(shí)驗(yàn)系統(tǒng)上的DAC0832。第四章 設(shè)計(jì)原理正弦波信號(hào)發(fā)生器的結(jié)構(gòu)由四部分組成：1、計(jì)數(shù)器或地址發(fā)生器（這里選擇6位）。2、正弦信號(hào)數(shù)據(jù)ROM（6位地址線，8位數(shù)據(jù)線），含有64個(gè)8位數(shù)據(jù)（一個(gè)周期）。3、VHDL頂層設(shè)計(jì)。4、8位D/A（實(shí)驗(yàn)中可用ADC0832代替）。圖1所示的信號(hào)發(fā)生器結(jié)構(gòu)框圖中，頂層文件singt.vhd在FPGA中實(shí)現(xiàn)，包含兩個(gè)部分：ROM的地址信號(hào)發(fā)生器，由6位計(jì)數(shù)器擔(dān)任；一個(gè)正弦數(shù)據(jù)ROM，由LPM_ROM模塊構(gòu)成。LPM_ROM底層是FPGA中的M4K模塊。地址發(fā)生器的時(shí)鐘CLK的輸入頻率與每周期的波形數(shù)據(jù)點(diǎn)數(shù)（在此選擇64點(diǎn)），以及D/A輸出的頻率f的關(guān)系是：f=fo/64VHDL頂層設(shè)計(jì) singt.vhd波形數(shù)據(jù)輸出8位D/A正弦波數(shù)據(jù)存儲(chǔ)ROM6位計(jì)數(shù)器（地址發(fā)生器） 圖1 正弦信號(hào)發(fā)生器結(jié)構(gòu)框圖第五章 設(shè)計(jì)步驟首先確定如圖1中所示的波形數(shù)據(jù)文件。Quartus II能接受的LPM_ROM模塊中的初始化數(shù)據(jù)文件的格式有兩種：Memory Initialization File文件（.mif 文件）格式和Hexadecimal（Intel-Format）File文件（.hex文件） 格式 。 5.1建立.mif格式文件首先在Quartus II中選擇ROM數(shù)據(jù)文件編輯窗口，即在File菜單中選擇New并在New窗口選擇Other file頁，再選擇Memory Initialization File項(xiàng)，單擊OK按鈕后產(chǎn)生ROM數(shù)據(jù)文件大小選擇窗口。根據(jù)64點(diǎn)8位正弦數(shù)據(jù)的情況，可選ROM的數(shù)據(jù)數(shù)Number為64位，數(shù)據(jù)寬Word size取8位。單擊OK按鈕，將出現(xiàn)如圖2所示的空的mif數(shù)據(jù)表格，表格中的數(shù)據(jù)格式可通過鼠標(biāo)右鍵單擊窗口邊緣的地址數(shù)據(jù)彈出窗口選擇。此表中任一數(shù)據(jù)（如第三行的99）對(duì)應(yīng)的地址為左列與頂行數(shù)之和（如16+2=18，十六進(jìn)制為12，即00010010）。然后將波形數(shù)據(jù)填入此表中。最后在File菜單單擊Save as按鈕，保存此數(shù)據(jù)文件，這里不妨取名romd.mif。圖2 將波形數(shù)據(jù)填入mif文件表中5.2建立.hex格式文件建立.hex格式文件，與建立.mif格式文件方法相同，只是在New窗口中選擇Other file 項(xiàng)后，選擇Hexadecimal(Inter-Format) File項(xiàng)，最后存盤.hex格式文件。如圖3所示。圖3 將波形數(shù)據(jù)填入hex文件表轉(zhuǎn)換成十六進(jìn)制的數(shù)據(jù)表5.3定制LPM_ROM在設(shè)計(jì)正弦波信號(hào)發(fā)生器前，必須首先完成存放波形數(shù)據(jù)ROM的設(shè)計(jì)。利用MegaWizard Plug-In manager定制正弦信號(hào)數(shù)據(jù)ROM宏功能塊，并將以上的波形數(shù)據(jù)加載于此ROM中。設(shè)計(jì)步驟如下：(1)打開 MegaWizard Plug-In manager 初始對(duì)話框。在 Tools 菜單中選擇MegaWizard Plug-In manager產(chǎn)生一個(gè)對(duì)話框，選擇Create a new custom.項(xiàng)，即定制一個(gè)新的模塊。單擊Next按鈕后，在所產(chǎn)生的對(duì)話框的左欄選擇Storage項(xiàng)下的LPM_ROM，再選擇Cyclone器件和VHDL語言方式；最后輸入ROM文件存放的路徑和文件名，單擊Next按鈕。(2)選擇ROM控制線、地址線和數(shù)據(jù)線。在彈出的對(duì)話框中選擇地址線位寬和ROM中數(shù)據(jù)數(shù)分別為6和64；選擇地址鎖存控制信號(hào)inclock。(3)單擊Next按鈕在對(duì)話框的“What should the RAM”欄選擇默認(rèn)的Auto。在欄選擇“Do you want toYes,use this file for memory content data”項(xiàng)，并按Browse鈕，選擇指定路徑上的文件data_rom.mif。在“Allow In-System Memory”欄選擇打勾，并在“The Instance ID of this ROM”欄輸入ROM1，作為ROM的ID名稱。最后單擊Next按鈕，再單擊Finish 按鈕后完成ROM定制。(4)打開此文件可以看到其中調(diào)用初始化數(shù)據(jù)文件的語句為：init_file => "sdata.mif"。其中的init_file指向已做了修改。修改后用于例化的波形數(shù)據(jù)ROM文件data_rom.vhd如下。data_rom.vhd 源代碼：- megafunction wizard: %LPM_ROM%- GENERATION: STANDARD- VERSION: WM1.0- MODULE: altsyncram - =- File Name: data_rom.vhd- Megafunction Name(s):- altsyncram- =- *- THIS IS A WIZARD-GENERATED FILE. DO NOT EDIT THIS FILE!- 6.0 Build 178 04/27/2006 SJ Full Version- *- Copyright (C) 1991-2006 Altera Corporation- Your use of Altera Corporations design tools, logic functions - and other software and tools, and its AMPP partner logic - functions, and any output files any of the foregoing - (including device programming or simulation files), and any - associated documentation or information are expressly subject - to the terms and conditions of the Altera Program License - Subscription Agreement, Altera MegaCore Function License - Agreement, or other applicable license agreement, including, - without limitation, that your use is for the sole purpose of - programming logic devices manufactured by Altera and sold by - Altera or its authorized distributors. Please refer to the - applicable agreement for further details.LIBRARY ieee; -庫說明USE ieee.std_logic_1164.all; -調(diào)用程序包LIBRARY altera_mf; USE altera_mf.all; -使用宏功能庫中的所有元件ENTITY data_rom IS -定義實(shí)體（正弦波數(shù)據(jù)存儲(chǔ)器）PORT -data_rom 端口說明(address: IN STD_LOGIC_VECTOR (5 DOWNTO 0);inclock: IN STD_LOGIC ;q: OUT STD_LOGIC_VECTOR (7 DOWNTO 0);END data_rom; -結(jié)束定義實(shí)體ARCHITECTURE SYN OF data_rom IS -定義結(jié)構(gòu)體SIGNAL sub_wire0: STD_LOGIC_VECTOR (7 DOWNTO 0);COMPONENT altsyncram -例化altsyncram元件；調(diào)用LPM模塊altsyncramGENERIC ( -參數(shù)傳遞語句address_aclr_a: STRING; init_file: STRING;intended_device_family: STRING;-類屬參量數(shù)據(jù)類型定義lpm_hint: STRING;lpm_type: STRING;numwords_a: NATURAL;operation_mode: STRING;outdata_aclr_a: STRING;outdata_reg_a: STRING;widthad_a: NATURAL;width_a: NATURAL;width_byteena_a: NATURAL);PORT ( -altsyncram元件接口說明clock0: IN STD_LOGIC ;address_a: IN STD_LOGIC_VECTOR (5 DOWNTO 0);q_a: OUT STD_LOGIC_VECTOR (7 DOWNTO 0);END COMPONENT;BEGINq<= sub_wire0(7 DOWNTO 0);altsyncram_component: altsyncramGENERIC MAP (address_aclr_a => "NONE", -無異步地址清零init_file => "D:/myproject/zidata/sdata.hex", -ROM初始化數(shù)據(jù)文件，此處已修改過intended_device_family => "Cyclone", -參數(shù)傳遞映射lpm_hint => "ENABLE_RUNTIME_MOD=NO", lpm_type => "altsyncram", -LPM數(shù)據(jù)類型numwords_a => 64, -數(shù)據(jù)數(shù)量64operation_mode => "ROM", -LPM模式ROMoutdata_aclr_a => "NONE", -無輸出鎖存異步清0outdata_reg_a => "UNREGISTERED", -輸出無鎖存widthad_a => 6, -地址線寬度6width_a => 8, -數(shù)據(jù)線寬度8width_byteena_a => 1 -byteena_a輸入口寬度為1)PORT MAP (clock0 => inclock,address_a => address,q_a => sub_wire0);END SYN;- =- CNX file retrieval info- =- Retrieval info: PRIVATE: ADDRESSSTALL_A NUMERIC "0"- Retrieval info: PRIVATE: AclrAddr NUMERIC "0"- Retrieval info: PRIVATE: AclrByte NUMERIC "0"- Retrieval info: PRIVATE: AclrOutput NUMERIC "0"- Retrieval info: PRIVATE: BYTE_ENABLE NUMERIC "0"- Retrieval info: PRIVATE: BYTE_SIZE NUMERIC "8"- Retrieval info: PRIVATE: BlankMemory NUMERIC "0"- Retrieval info: PRIVATE: CLOCK_ENABLE_INPUT_A NUMERIC "0"- Retrieval info: PRIVATE: CLOCK_ENABLE_OUTPUT_A NUMERIC "0"- Retrieval info: PRIVATE: Clken NUMERIC "0"- Retrieval info: PRIVATE: IMPLEMENT_IN_LES NUMERIC "0"- Retrieval info: PRIVATE: INIT_FILE_LAYOUT STRING "PORT_A"- Retrieval info: PRIVATE: INIT_TO_SIM_X NUMERIC "0"- Retrieval info: PRIVATE: INTENDED_DEVICE_FAMILY STRING "Cyclone"- Retrieval info: PRIVATE: JTAG_ENABLED NUMERIC "0"- Retrieval info: PRIVATE: JTAG_ID STRING "NONE"- Retrieval info: PRIVATE: MAXIMUM_DEPTH NUMERIC "0"- Retrieval info: PRIVATE: MIFfilename STRING "D:/myproject/zidata/sdata.hex"- Retrieval info: PRIVATE: NUMWORDS_A NUMERIC "64"- Retrieval info: PRIVATE: RAM_BLOCK_TYPE NUMERIC "0"- Retrieval info: PRIVATE: RegAddr NUMERIC "1"- Retrieval info: PRIVATE: RegOutput NUMERIC "0"- Retrieval info: PRIVATE: SingleClock NUMERIC "0"- Retrieval info: PRIVATE: UseDQRAM NUMERIC "0"- Retrieval info: PRIVATE: WidthAddr NUMERIC "6"- Retrieval info: PRIVATE: WidthData NUMERIC "8"- Retrieval info: CONSTANT: ADDRESS_ACLR_A STRING "NONE"- Retrieval info: CONSTANT: INIT_FILE STRING "D:/myproject/zidata/sdata.hex"- Retrieval info: CONSTANT: INTENDED_DEVICE_FAMILY STRING "Cyclone"- Retrieval info: CONSTANT: LPM_HINT STRING "ENABLE_RUNTIME_MOD=NO"- Retrieval info: CONSTANT: LPM_TYPE STRING "altsyncram"- Retrieval info: CONSTANT: NUMWORDS_A NUMERIC "64"- Retrieval info: CONSTANT: OPERATION_MODE STRING "ROM"- Retrieval info: CONSTANT: OUTDATA_ACLR_A STRING "NONE"- Retrieval info: CONSTANT: OUTDATA_REG_A STRING "UNREGISTERED"- Retrieval info: CONSTANT: WIDTHAD_A NUMERIC "6"- Retrieval info: CONSTANT: WIDTH_A NUMERIC "8"- Retrieval info: CONSTANT: WIDTH_BYTEENA_A NUMERIC "1"- Retrieval info: USED_PORT: address 0 0 6 0 INPUT NODEFVAL address5.0- Retrieval info: USED_PORT: inclock 0 0 0 0 INPUT NODEFVAL inclock- Retrieval info: USED_PORT: q 0 0 8 0 OUTPUT NODEFVAL q7.0- Retrieval info: CONNECT: address_a 0 0 6 0 address 0 0 6 0- Retrieval info: CONNECT: q 0 0 8 0 q_a 0 0 8 0- Retrieval info: CONNECT: clock0 0 0 0 0 inclock 0 0 0 0- Retrieval info: LIBRARY: altera_mf altera_mf.altera_mf_components.all- Retrieval info: GEN_FILE: TYPE_NORMAL data_rom.vhd TRUE- Retrieval info: GEN_FILE: TYPE_NORMAL data_rom.inc FALSE- Retrieval info: GEN_FILE: TYPE_NORMAL data_rom.cmp TRUE- Retrieval info: GEN_FILE: TYPE_NORMAL data_rom.bsf TRUE- Retrieval info: GEN_FILE: TYPE_NORMAL data_rom_inst.vhd FALSE2） 定制好LPM模塊后應(yīng)將其設(shè)置成工程進(jìn)行仿真測(cè)試，以確保其功能的可靠，并熟悉該元件的時(shí)序情況。對(duì)于LPM_ROM,通過仿真測(cè)試了解數(shù)據(jù)文件是否被加載進(jìn)去。5.4完成頂層設(shè)計(jì)頂層的設(shè)計(jì)主要包括編輯頂層文件、創(chuàng)建工程、全程編譯、觀察RTL電路圖、仿真、了解時(shí)序分析結(jié)果、引腳鎖定、等等。（1）信號(hào)發(fā)生器的頂層設(shè)計(jì)文件如下所示：library ieee; -庫說明use ieee.std_logic_1164.all; -引用程序包use ieee.std_logic_unsigned.all; -引用程序包entity singt is -定義信號(hào)發(fā)生器實(shí)體port( clk: in std_logic; -信號(hào)源時(shí)鐘dout: out std_logic_vector(7 downto 0); -8位波形數(shù)據(jù)輸出end singt; -結(jié)束實(shí)體定義architecture dacc of singt is -定義結(jié)構(gòu)體component data_rom -調(diào)用波形數(shù)據(jù)存儲(chǔ)器LPM_ROM,data_rom.vhd聲明port( address: in std_logic_vector(5 downto 0); -6位地址信號(hào) inclock: in std_logic; -地址鎖存時(shí)鐘 q: out std_logic_vector(7 downto 0);end component;signal q1:std_logic_vector(5 downto 0); -設(shè)內(nèi)部節(jié)點(diǎn)作為地址計(jì)數(shù)器beginprocess(clk) -LPM_ROM地址發(fā)生進(jìn)程beginif clkevent and clk=1 then q1<=q1+1;-Q1作為地址發(fā)生器計(jì)數(shù)器end if;end process;u1: data_rom port map (address=>q1,q=>dout,inclock=>clk); -例化end dacc; -結(jié)束結(jié)構(gòu)體，結(jié)束本程序2）為此頂層設(shè)計(jì)創(chuàng)建一項(xiàng)工程，工程名和實(shí)體名都是singt。3）全程編譯一次后進(jìn)入時(shí)序仿真測(cè)試。圖4是仿真過程截圖，由波形可見，隨著每一個(gè)時(shí)鐘上升沿的到來，輸出端口將正弦波數(shù)據(jù)依次輸出。 圖4 仿真波形輸出圖第六章 課程設(shè)計(jì)總結(jié)在本次設(shè)計(jì)的過程中，我在編譯過程中出現(xiàn)問題，第一個(gè)問題出在定制LPM_ROM的過程中，我按照書上的指導(dǎo)一步步進(jìn)行下去，可是到最后還是沒編譯出來，后來在老師和同學(xué)的指導(dǎo)下，發(fā)現(xiàn)問題所在，因我用的quartus軟件版本太低， 后來在重新安裝了一個(gè)更高版本的軟件，即quartus6.0版本，本以為這樣就沒問題了，當(dāng)我把第一個(gè)問題解決完的時(shí)候，第二個(gè)問題接踵而至。 第二個(gè)問題出現(xiàn)在完成存放波形數(shù)據(jù)ROM的設(shè)計(jì)過程中，沒有正確的選擇指定路徑文件名romd.mif導(dǎo)致用于例化的波形數(shù)據(jù)ROM文件data_rom.vhd編譯失敗，經(jīng)過同學(xué)的指導(dǎo)和我的思考和分析后，我正確的選擇指定路徑文件名romd.mif，這樣編譯正確通過。第三個(gè)問題是，在仿真的過程中，我對(duì)仿真的具體流程不太熟悉，因?yàn)槠綍r(shí)做實(shí)驗(yàn)都用的是max+plus2軟件在進(jìn)行編譯仿真，最后，在老師和同學(xué)的熱情幫助下，順利完成仿真。并熟練地掌握了quartus的使用方法。在這次設(shè)計(jì)中，我也深深地體會(huì)到“細(xì)節(jié)決定成敗”這句話的真正含義，也許就因?yàn)橐粋€(gè)小的細(xì)節(jié)就會(huì)導(dǎo)致設(shè)計(jì)的失敗。這次設(shè)計(jì)也啟發(fā)了我在以后的學(xué)習(xí)中一定要耐心、細(xì)心、認(rèn)真，不可粗枝大葉，不懂的時(shí)候一定得虛心向別人請(qǐng)教。 參 考 文 獻(xiàn)1 潘松、黃繼業(yè). EDA實(shí)用教程. 北京：科學(xué)出版社，20062 沈明山編著.EDA技術(shù)及可編程器件應(yīng)用實(shí)訓(xùn) 北京：科學(xué)出版社，20043 崔建明主編.電工電子EDA仿真技術(shù) 北京：高等教育出版社，20044 侯繼紅.李向東主編，EDA實(shí)用技術(shù)教程 北京：中國電力出版社，20045 李衍編著.EDA技術(shù)入門與提高王行 西安：西安電子科技大學(xué)出版社，20056 林明權(quán)等編著.馬維旻改編，VHDL數(shù)字控制系統(tǒng)設(shè)計(jì)范例 北京：電子工業(yè)出版社，20037 辛春艷編著.VHDL硬件描述語言 北京：國防工業(yè)出版社，2002