習題答案數(shù)字電子技術主編王秀敏機械工程出版社.doc

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1、第二章 邏輯代數(shù)與邏輯化簡 檢測題 一、（1）b （2）a （3）b 二、 三、 四、１．　　　　　　　　　　　　　　　　　　　　　　　　　　　 ２．　 五、1 2. 3. 4. 5. 六、1. 　　 圖T2.6.1 2． 圖T2.6.2 七、（1）； （2）或或或； 八、（１）用卡諾圖化簡，如圖T2.8.1(a)所示，最簡與或式為 　畫出用與門、或門實現(xiàn)的邏輯圖如圖T2.8.1 (b)所示。 （２）將化簡后的與－或式變換成與非－與非式 　　　　　　　　　 畫出用與非門實現(xiàn)的

2、邏輯圖如圖T2.8.1 (c)所示。 （３）畫出給定函數(shù)的卡諾圖，用已圍０的方法畫圈。如圖T2.8.1 (d)所示，得反函數(shù) 　　　　　　　　　 　　　　　　　　　 　　　　　　　　　 由與或非門實現(xiàn)的邏輯圖如圖T2.8.1 (e)所示。 （４）將變成最簡或非－或非式： 由或非實現(xiàn)的邏輯圖如圖T2.8.1 (f)所示。 　　　　 (a) (b) (c) (d)

3、 (e) (f) 圖T2.8.1 習題 [題2.1] 1. A B 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 1 1 1 1 1 0 0 0 0 1 0 1 1 1 1 1 0 1 1 1 1 1 1 1 2. A B 0 0 0 1 1 0 0 1 1 1 0 1 0 1

4、 1 0 1 1 0 0 1 0 0 1 1 1 0 1 0 0 1 1 0 0 0 1 1 1 0 0 3. A B 0 0 1 1 0 1 0 0 1 0 0 0 1 1 1 1 [題2.2] 1. [題2.3] 真值表 　　　 0　　 0　　 0 0 0　　 0　　 0 1 0　 　0　　 1 0 0　 　0　　 1 1 0　　 1　　 0 0 0　　 1　　 0 1 0

5、　 1　　 1 0 0　 1　　 1 1 1　　 0　　 0 0 1　　 0　　 0 1 1　 　0　　 1 0 1　 　0　　 1 1 1　　 1　　 0 0 1　　 1　　 0 1 1　 1　　 1 0 1　 1　　 1 1 0 0 0 0 0 0 0 1 1 1 1 1 0 0 0 1 真值表 　　　 0　　 0　　 0 0 0　　 0　　 0 1 0　 　0　　 1

6、 0 0　 　0　　 1 1 0　　 1　　 0 0 0　　 1　　 0 1 0　 1　　 1 0 0　 1　　 1 1 1　　 0　　 0 0 1　　 0　　 0 1 1　 　0　　 1 0 1　 　0　　 1 1 1　　 1　　 0 0 1　　 1　　 0 1 1　 1　　 1 0 1　 1　　 1 1 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 1 [題2.4]

7、 [題2.5] 1. 解: 2. 解： 3. 解： 4．解： 5. 解： 　 [題2.6] 1. 2. 3. [題2.7] 1. 2. 3. 4. [題2.8] 1. 2. 3. 4. 5. 6. 7. 解 或者等于 8. 解： 9. 解： 10. 解： [題2.9] 解： (a) 圖： (b) 圖： (c) 圖： [題2.10] 1. 解：得 圖A2.10.1 2. 解：①直接填卡諾圖如圖A2.

8、10.2所示　　 　?、诤喜⒆钚№?，畫圖 　　③將每個圈的乘積項相加，得 　 圖A2.10.2 3. 解：①畫卡諾圖先求出反函數(shù)的卡諾圖，然后由的卡諾圖得出的卡諾圖。 利用反演定理求出的與－或式： 　　 填的卡諾圖，如圖A2.10.3(a)所示，再求出的卡諾圖，即在圖A2.10.3(a)卡諾圖中，方格內為０的改為１，為１的改為０。如圖A2.10.3(b)所示 圖A2.10.3(a) 圖A2.10.3(b) ②畫圖合并最小項 ③將每個圈對應的乘積項相加，得 4. 解：①畫出的卡諾圖，如圖A2

9、.10.4所示 圖A2.10.4 ②圈１，合并最小項 ③將每個圈對應的最小項相加，即得 　　　　　　　　 5. 解：①填卡諾圖，如圖A2.10.5 　　　　 圖A2.10.5 　　②圈１，合并最小項 　?、蹖⒚總€圈所對應的最小項相加，得 　　　　　　　　 6. 解：①填卡諾圖，如圖A2.10.6(a)所示 　　　　　　　　 圖2.10.6(a) ②圈１，合并最小項 ③將兩個圈最小項相加得　 　　　　　　　　　　 另一種化簡方法是在卡諾圖中圈０，得反函數(shù)的最簡式，如圖2.10

10、.6(b)所示 　 圖A2.10.6(b) 將取反，得　 7. 解：填卡諾圖，如圖A2.10.7(a)所示，畫圈、合并最小項，得　 圖A2.10.7(a) 圖A2.10.7(b) 還有另一種畫圈的方法，如圖A2.10.7(b)所示，得 由這種化簡方法可得，最簡式不是唯一的。 8. 解：填卡諾圖，如圖A2.10.8所示，畫圈、合并最小項，得　 圖A2.10.8 [題2.11] 略 [題2.12] （1） （2） （3） [題2.13] 1. 2. 或 3. [題

11、2.14] 1. 約束條件關系式 解：畫出卡諾圖，如圖A2.14.1所示，約束條件在卡諾圖中打 圖A2.14.1 利用化簡得 　　　　　　　 2. 約束條件關系式 解：畫出卡諾圖，在編號為０，２，３，５，６，７，８，９的方格內填１值，由無關條件，在乘積項所覆蓋的方格內填值，剩余的其它方格內填０值，繞１格并充分利用╳格畫包圍圈，如圖A2.14.2所示。將各包圍圈合并后的乘積項相加得化簡結果為： 　　 圖A2.14.2 3.，約束條件關系 解：畫出卡諾圖，其卡諾圖中即對應001處應填1，對應

12、即100處應填1；對于約束條件中的三個與項，對應的方格內應填入“”號，對應及的方格內也應填入“”號，如果一個格中有多個“”，只畫一個即可，由此得卡諾圖如圖A2.14.3所示。 由圖化簡得 圖A2.14.3 4． 解：畫出卡諾圖，如圖A2.14.4所示，畫圈合并最小項，得 圖A2.14.4 5. 解：畫出卡諾圖，如圖A2.14.5所示，畫圈合并最小項，得 圖A2.14.5 [題2.15] 解：①由題意知道，應用四個變量的編碼來表示8421BCD編碼，除了十種輸入組合對應0~9外，其余1010、1011、1100、1101、1110、

13、1111六種組合不可能出現(xiàn)，換句話說，它們是8421BCD碼的無關項，因而在填寫函數(shù)的真值表中，我們用“”來代表這些無關項對應的值，由此得函數(shù)的真值表如表2.15所示。 表2.15 真值表 ABCD ABCD 0000 0 1000 0 0001 1 1001 1 0010 0 1010 0011 1 1011 0100 0 1100 0101 1 1101 0110 0 1110 0111 1 1111 ② 函數(shù)的最小項表達式。 用表示使取值為“1”的所有最小項；用表示函數(shù)的無關項，則有

14、用約束條件式用卡諾圖表示，如圖A2.15(a)所示 圖A2.15 用卡諾圖表示無關項 由圖A2.15(b)的兩個圈化簡得 0 進一步分析會發(fā)現(xiàn)：當、取值分別為1、1或、取值分別為1、1時，對應的兩個與項、都是1，而在無關項之外的其他變量組合中，、取值至少有一個為0，即與項=0，、取值也至少有一個為0，即與項=0。因而用約束條件可寫為 故本題的表達式可寫成 …約束條件 第四章 邏輯門電路 檢測題 一、選擇題 1． (D) 2

15、.(B) 3.(A) 4.(D) 5.(B) 6.(A) 二、 判斷題（正確打√，錯誤的打） １.√ ２.√ ３.√ ４.√ ５.√ ６. 7.√ 8. 9.√ 10.√ 三、試畫出用三個二輸入的“與非”門實現(xiàn)的等效邏輯電路圖。 解：將表達式化成“與非—與非“表達式如下后，即可畫出電路圖。 四、試畫出圖T4.4所示電路輸出端的電壓波形。其中輸入、的波形如圖所示。 圖T4.4 解：畫出的波形如圖所示： 圖A4.4 五、 指出圖T4-5所

16、示電路的輸出邏輯電平是高電平、低電平還 是高阻態(tài)。已知圖(a)中的門電路都是74系列的TTL門電路，圖(b)中的門電路為CC4000系列的CMOS門電路。 圖T4.5 解： TTL門電路的輸入端懸空時，相當于高電平輸入，輸入端接有電阻時，其電阻阻值大于1.4時，該端也相當于高電平，電阻值小于0.8時，該端才是低電平。而CMOS邏輯門電路，輸入端不管是接大電阻還是接小電阻，該端都相當于低電平（即低電位）。所以有如下結論： (a) 為低電平狀態(tài)；是低電平狀態(tài)；是高電平狀態(tài)；輸出為高阻狀態(tài)； (b) 輸出為高電平；輸出是低電平狀態(tài)；輸出是低電平狀態(tài)； 習題 題4.1填

17、空題 ［1］任何時刻只能有一個三態(tài)門處于工作狀態(tài)，而其它門則必須處于高阻態(tài) ［2］低 ［3］下降，上升 ［4］ ［5］OC 題4.2 電路如圖4.2(a)、(b)、(c)、(d)所示，試找出電路中的錯誤，并說明為什么。 圖P4.2 解 ： 圖(a)：電路中多余輸入端接“1”是錯誤的，或門有一個輸入為1，輸出即為1。 圖(b)：電路中多余輸入端接“0”電平是錯誤的，與門輸入有一個為0，輸出即為0。。 圖(c)：電路中兩個與門輸出端并接是錯誤的，會燒壞器件。因為當兩個與非門的輸出電平不相等時，兩個門的輸出級形成了低阻通道，使得電流過大，從而燒壞

18、器件。 圖(d)：電路中兩OC門輸出端雖能并接，但它們沒有外接電阻至電源，電路不會有任何輸出電壓，所以是錯誤的。 題4.3如圖P4.3所示的電路，寫出輸出端的邏輯函數(shù)式，并分析電路的邏輯功能。 圖P4.3 解：由題意知：輸出為，輸出為，輸出為，輸出為。 根據(jù)OC門的線與功能，可以求得的邏輯函數(shù)： ，該電路實現(xiàn)異或功能。 題4.4 CMOS傳輸門如圖P4.4所示，分析電路的邏輯功能，并給出功能表，畫出相應的邏輯符號。 圖P4.4 解： （1）當時，TG截止；當時，TG導通，相當于開關接通。 （2）功能表如表4.4所示。 表A4.4 1 0

19、高阻 （3）邏輯符號 如圖A4.4所示。 圖A4.4 題4.5 CMOS門電路如圖P4.5所示，分析電路的功能，寫出功能表，并畫出相應的邏輯符號。 圖P4.5 解：真值表見表A4.5所示。 表A4.5 1 0 0 0 1 高阻 1 0 分析： 時，TG截止，輸出高阻態(tài);時，TG導通， 邏輯符號如圖A4.5。 圖A4.5 題4.6 圖P4.6所示電路為CMOS門電路，試分析各電路輸出邏輯功能，并寫出各電路的輸出邏輯函數(shù)式。設二極管正向導電時的壓降為0.7V。

20、 圖P4.6 解：(a) 是一個六輸入的與非邏輯關系； (b) 是一個六輸入的或非邏輯關系； (c) 五輸入與非邏輯關系； (d) 題4.7 圖P4.7由74系列與非門組成的電路中，試計算門最多可以驅動多少個同樣的門電路負載。要求輸出的高電平、低電平滿足，。與非門的輸入電流為，，時輸出電流最大值為，時輸出電流最大值為。 圖P4.7 解：設時可以驅動個門電路 與非門的輸入短路電流與輸入端數(shù)無關； 設時可以驅動個門電路 （為負載門總的輸入端數(shù)） 高電平輸入電流與輸入端數(shù)有關 即能驅動同類門的最大數(shù)目是5。 題4.8 TTL

21、門電路如圖P4.8所示，已知門電路參數(shù)為，，，，，，，，為了實現(xiàn)，的邏輯關系，試求的允許范圍。 圖P4.8 解：當為高電平時 ，則必須滿足 所以。 題4.9在圖P4.9所示的電路中，門是兩個OC門，每個門輸出低電平允許灌入的最大電流為，輸出高電平時的漏電流，規(guī)定輸出高電平，低電平。是三個TTL與非門，它們的，輸入高電平時的漏電流。試選取的數(shù)值。 圖P4.9 解：(1) 線與輸出高電平時，電流流向如圖A4.9(b)所示。 　　　　 所以將，，，，代入上式中，有，則。 (2)當線與輸出為低電平時，假定中只有導通，電流的實際方向如圖A4.9（c）所示，負載電流全部流入導

22、通的門。 將代入上式，得，由(1)，(2)綜合考慮，，因此可取。 (a) (b) (c) 圖A4.9 題4.10 某一74H系列TTL與非門的，測得其輸入低電平電流，輸入高電平電流，將此門連接成如圖P4.10所示，問該門扇出系數(shù)為多少？ 圖P4.10 解：門輸出為低電平時，后接的每個門都有流出灌入門，則可帶的門數(shù)滿足≤ 即≤/=20/0.8=25 門輸出為高電平時，有拉電流流出門。后接的每個門流入的電流為2，則可帶的門數(shù)NO2滿足下式 2≤ 即≤/=0.5/(20.02)=12 因此應選

23、?。?，｝min，即 =12 題4.11說明如圖P4.11中TTL門電路的輸出是高電平還是低電平。 (a) (b) (c) (d) (e) 圖P4.11 解：圖(a)中，輸出為高電平。 圖(b)中，輸出為高電平。 圖(c)中，輸出為高電平。 圖(d)中，輸出為低電平。 圖(e)中，輸出為低電平。 題4.12說明圖P4.12中CMOS門電路的輸出試高電平、還是低電平。 　　　　　　　(a) (b) (c)

24、 (d) 圖P4.12 解： 圖(a)中 ，輸出為高電平。 　　　圖(b)中，輸出為低電平。 　　　圖(c)中，輸出為高電平。 　　　圖(d)中，輸出為高電平。 題4.13試說明在下列情況下，用萬用表測量圖P4.13的TTL門的端的電壓各為多少？萬用表使用5V量程，內阻為 圖P4.13 (1) 懸空； (2) 接低電平（0.3V）； (3) 接高電平（3.6V）； (4) 經電阻接地 (5) 經電阻接地 解： 懸空， 　　　接低電平0.3V時， 　　　接高電平3

25、.6V時， 　　　經電阻接地時， 經電阻接地時， 題 4.14 用增強型NMOS管構成的電路如圖4.14所示。試寫出的邏輯表達式；并用NMOS管畫出更加簡化而邏輯功能不變的電路。 圖P4.14 解： 解題時首先要分清哪些管子是負載管，哪些管子是開關管，只有在一個負載管的源極與開關管的漏極連接節(jié)點上才能輸出倒相的邏輯函數(shù)。該題電路圖中只有是負載管，其余的都是開關管。在開關管中再看哪些是串接的，哪些是并接的。對于相互串接的開關管，它們柵極上所加的變量互為與邏輯；對于相互并接的開關管，它們柵極上所加的變量互為或邏輯。根據(jù)以上分析原則，可得函數(shù) 所得簡化電路如圖4.14

26、(b)所示。 （a）增強型NMOS管構成的電路圖 (b)簡化后的NMOS管構成的電路圖 圖4.14 電路圖 題 4.15 MOS門原理電路圖如圖P4.15所示。分析電路輸入、輸出間的邏輯關系，寫出邏輯表達式，并畫出、相應的邏輯符號。 (a) (b) 圖A4.15 解：圖A4.1

27、5（a）（b）中和采用了簡便的畫法。 圖（a）中，電路中，。分析與的邏輯關系可知，只有當同為高時，才為低電平，由此可得 而，因此和 邏輯關系為 圖（b）中，電路中，。分析與的邏輯關系可知，只有當為只要有一個為高時，才為低電平，由此可得 而，因此和 邏輯關系為 綜上所述，因此和的邏輯符號如下所示： 題4.16 在圖P4.16所示的CMOS門電路，試分析下圖的邏輯功能。 圖P4.16 解：圖P4.16為CMOS或非門及傳輸門組成的單元電路。、為傳輸門的控制信號。當=0時，開啟，關閉由、決定，即；當=1時，關閉，開啟，、與構成一

28、環(huán)路。端電位由信號決定。當=1時，為０，經反相并經傳輸后，的０態(tài)不變；當B=0時，端已確定的電位不再改變。 綜上所述，當=0時，；當=1時，不變，這相當于一個采樣電路。 第五章 組合邏輯電路 檢測題 一、 單項選擇題 １．組合邏輯電路通常由____組和而成。 （a）記憶元件 （b）門電路 （c）計數(shù)器 （d）以上均正確 答案（b） ２．能實現(xiàn)算術加法運算的電路是____。 （a）與門 （b）或門 （c）異或門 （d）全加器 答案（d）注釋：與門，或門，異或門等實現(xiàn)的是邏輯運算，半加器，全加器，加法器實現(xiàn)

29、的是算術運算 ３．N位二進制譯碼器的輸出端共有____個。 （a）2n個 （b）個 （c）16個 （d）12個 答案（b） ４．3線-8線譯碼器74LS138，若使輸出，則對應的輸入端應為____. （a）001 （b）100 （c）101 （d）110 答案（c） 5．要使3-8線譯碼器正常工作，使能控制端、、的電平信號為____。 （a）011 （b）100 （c）000 （d）0101 答案（b） 二、試用３線－８線譯碼器74LS138和門電路實現(xiàn)一個判別電路，當輸入的三位二進制代碼能被２整除時電路輸出

30、為１，否則為０。 答案：根據(jù)題意，寫出真值表，如表R5.4所示。 表R5.4 A B C Y 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 0 1 0 1 0 1 0 圖R5.3 由表R5.4，得出，由于74LS138的輸出為，因此令，則得根據(jù)上式畫出邏輯圖，如圖R5.3所示。 三、試用與非門構成密碼電子鎮(zhèn)。A，B，C，D是鎮(zhèn)上的四個按鍵，Y是開鎖信號。欲打開密碼鎖，應按下AD鍵，在插入鑰匙，鎖就被打

31、開了，否則打不開。 答案：列出真值表，如表R5.5所示。鍵被按下用１表示，否則用０表示，密碼對時Y為１，否則為０。 表R5.5 A B C D Y A B C D Y 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1

32、 0 1 0 1 0 1 0 0 0 0 0 0 由表R5.5可得：變形畫出邏輯圖，如圖R5.4所示。 圖R5.4 四、用與非門實現(xiàn)４變量多數(shù)表決電路，即當４個變量中有３個或３個以上的變量為１時，輸出為１。 答案：（１）四變量多數(shù)表決電路的真值表如表R5.6 表R5.6 A B C D Y A B C D Y 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0

33、 1 0 1 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 0 0 1 0 1 1 1 由表R5.6，寫出Y的表達式：用卡諾圖化簡，如圖R5.5。 化簡得將變換得，寫出邏輯圖，如圖R5.6 圖R5.5 圖R5.6 五、判斷函數(shù)是否存在險象。 解 變量具有競爭力

34、，判別如下： 圖R5.8 上述判別式表明，當時，A變量將產生偏“1”冒險。同理時，變量也會產生險象?？ㄖZ圖如圖R5.8所示 由此可見，在卡諾圖中若包圍圈存在相鄰而不相交的部分，對應的邏輯電路將存在險象。 上述判斷方法雖然簡單，但具有局限性。對于多輸入組合邏輯電路，往往存在兩個以上輸入變量同時改變狀態(tài)的可能性。實際上，常常在通過實驗的方法才能確定有無險象，即在電路有輸入端加入輸入信號的所有可能組合狀態(tài)，用邏輯分析儀或示波器等捕捉輸出端可能產生的險象。 六、試用四選一數(shù)據(jù)選擇器實現(xiàn)函數(shù) 答案：四選一數(shù)據(jù)選擇器得輸出為而欲實

35、現(xiàn)的邏輯函數(shù)為令則將F得表達式與Y的表達式對比，得畫出邏輯圖，如圖R5.9所示。 圖R5.9 習題 [題5.1] 分析圖P5.1所示組合電路，寫出輸出的邏輯函數(shù)式，列出真值表，說明邏輯功能。 圖P5.1 解：（１）寫出輸出的邏輯函數(shù) 該電路式由３線－８線譯碼器和一個與門構成。使能端時，譯碼器處于譯碼狀態(tài)，其輸出為，是由，，（或圖中）構成的最小項。 將代入上述各式，變?yōu)椋? （２）列出真值表，如表A5.2所示。 表A5.2 0 0 0 0 1 1 1 1 0 0 1 1

36、 0 0 1 1 0 1 0 1 0 1 0 1 0 1 1 1 1 1 1 0 （３）分析邏輯功能 由真值表A5.2可知，當時， ；當時，因此， 該電路是一個不一致電路，即當相 同時，為０；不同時，為１。 圖P5.2 [題5.2] 分析圖P5.2電路的邏輯功能。其中為控制輸入端（或稱使能端），寫出輸出的邏輯函數(shù)式，列出真值表，說明Y與A，B的邏輯關系。 　　　　　　　　　　　　　 解： 　Y與A，B的邏輯關系，如表A5.3所示。 表A5.3 Y Y 0 0 0 0

37、 0 0 0 0 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 1 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 [題5.3] 如圖P5.3所示的電路，其中為碼，判斷該電路所完成的邏輯功能。 圖P5.3 解：是一個

38、四位二進制加法器，為低位片向本片的進位，為本位片向高位片的進位。， 列真值表，如表A5.4所示。 表A5.4 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 0 0 1 1 0 0 0 1 0 1 0 1 0 1 0 1 0 0 0 0 0 1 1 1 1 1 0 1 1 1 1 0 0 0 0 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1

39、 0 1 0 1 0 由真值表可以看出，為余３碼，因此該電路為轉換成余３碼的電路。 [題5.4] 電話室對3種電話編碼控制，按緊急次序排列優(yōu)先權高低是：火警電話、急救電話、報警電話試設計該編碼電路。 解: 設火警為A，急救為B，報警為C，，分別編碼00、01、10, 列真值表A5.6。畫卡諾圖圖A5.2(a)。電路如圖A5.2(b)所示。 圖A5.2(a) 表A5.6 A B C 0 0 0 X X 0 0 1 1 0 0 1 0 0 1 0 1 1 0 1 1 0 0 0 0 1 0 1 0

40、 0 1 1 0 0 0 1 1 1 0 0 圖A5.2(b) [題5.5]試用與非門設計一個水壩水位控制器。圖P5.4為水壩水位示意圖。A,B為三個電極，當電極被水浸沒時，會有輸出信號。如果水面在A,B以下為正常狀態(tài)，綠燈亮；水面在A,B間為異常狀態(tài)，黃燈亮；水面在B以上為危險狀態(tài)，紅燈亮。 圖P5.4 解：（１）列真值表。 根據(jù)題意，該控制器有兩個輸入A,B；三個輸出，代表綠燈，代表黃燈，代表紅燈。輸入變量：水在電極之上，用１表示，水在電極之下，用０表示。輸出變量：１表示燈亮，０表示燈滅。列

41、出真制表，如表A5.7。 　　　　　　　　 表A5.7 A B 說明 0 0 1 1 0 1 0 1 1 X 0 0 0 X 1 0 0 X 0 1 水在電極之下，正常，亮。 水在A之下，在B之上，不可能出現(xiàn) 水在A之上，B之下，異常狀態(tài)，亮 水在A之上，B之上，危險狀態(tài)，亮 （２）寫出邏輯函數(shù)式 以上三個邏輯函數(shù)式，均具有約束條件 （３）化簡 　　 　　　　　 　　　　　 　?。ǎ矗┊嫵鲞壿媹D，如圖A5.3 圖A5.3 [題5.6]試用74LS283實現(xiàn)8421碼轉換成余３碼的電路

42、。 解：（１）列真值表，并寫出輸出邏輯函數(shù)式 由8421碼轉換成余３碼的真值表入表A5.8所示。 表A5.8 8421 于３碼 A B C D 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 0 0 1 1 0 0 0 1 0 1 0 1 0 1 0 1 0 0 0 0 0 1 1 1 1 1 0 1 1 1 1 0 0 0 0 1 1 0 0 1 1 0 0 1 1 0

43、 1 0 1 0 1 0 1 0 0 要想將0000變成0011，必須是0000+0011=0011，因此，余3碼＝8421碼+0011。 （２）畫出邏輯圖，用74LS283四位二進制加法器實現(xiàn)，令，則就為余３碼。其邏輯圖如圖A5.4所示。 圖A5.4 　　　　　　　　　 [題5.7] 使用一片和一片設計一個電路，將碼()轉換成余3碼（），不允許另加器件。 解: 分析兩種碼型的特點，可知和余3碼的后5個碼完全相同，前5個碼對應的二進制數(shù)相差3.因此電路應首先判斷輸入碼是否比5小，若滿足則將該值進行加3操作得到余3碼，否則直接輸出為余3碼。 首先設計

44、判斷電路，只要輸入5421碼是0~4之間的任何碼，則輸出為1.為了不增加任何器件，可將的送碼， 送入0101到1000中任何一個二進制數(shù)，將輸出，實現(xiàn)判斷電路。然后根據(jù)輸出的決定碼是進行加3操作還是加0操作。電路圖如圖A5.5所示。 圖A5.5 [題5.8] 某學校有三個實驗室，每個實驗室各需2kW電力。這三個實驗室由兩臺發(fā)電機組供電，一臺是2kW，另一臺是4kW。三個實驗室有時可能不同時工作，試設計一邏輯 電路，使資源合理分配。 解：（1）分析題意 設輸入變量為、、表示三個實驗室，工作為1，不工作為0； 設輸出變量為、，分別表示2kW，4kW的發(fā)電機，啟動為1，不啟動

45、為0。 （2）列真值表 分析過程可列出真值表如表A5.9所示。 表A5.9 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 1 0 1 0 0 1 1 0 0 1 0 1 1 1 （3）畫卡諾圖 由真值表畫出卡諾圖，如圖圖A5.6所示。 圖A5.6 題5.8的卡諾圖 （4）邏輯表達式 將圖A3-6

46、-1（a）的卡諾圖化簡得 （5）畫邏輯電路圖 由邏輯表達式可畫出邏輯圖，如圖A5.7所示。 圖A5.7 題5.8的邏輯圖 [題5.9] 用全加器實現(xiàn)4位8421BCD碼 解： 用全加器實現(xiàn)4位8421BCD碼相加時，其和是二進制碼。當和數(shù)小于等于9時，8421BCD碼與二進制碼相同。但當和數(shù)大于9時，8421BCD碼產生進位（逢十進一），所以用二進制全加器對兩個8421BCD碼相加后，需要將二進制表示的和數(shù)轉換成8421BCD碼。轉換原理：4位二進制數(shù)是逢十六進一，4位BCD碼是逢十進一，所以當二進制數(shù)表示的和數(shù)大于9時，就應加6實現(xiàn)逢十進一，而小于等于9不加6，電路

47、如圖A5.8所示。 圖A5.8 [題5.10]利用兩片8線—3線優(yōu)先編碼器集成電路構成的邏輯圖如圖P5.5所示。 （1） 試分析電路所實現(xiàn)的邏輯功能。 （2） 指出當輸入端處于下述幾種情況時，電路的輸出代碼。 當輸入端為為0，其余各端均為1時。 當輸入為0，其余各端均為1時。 當輸入端和為0，其余各端均為1時。 （3） 試說明當輸入均為高電平1時和而其余各端為高電平1時，電路輸出狀態(tài)的區(qū)別。 圖P5.5邏輯圖 題意分析 中規(guī)模集成電路8線—3線優(yōu)先編碼器，按輸入端的順序高位優(yōu)先編碼，反碼輸出。設有一個輸入使能端（片選端），當時，編碼

48、器使能工作，并有兩輸出使能端及。為選通輸出端，當時編碼器輸出有效；為優(yōu)先編碼標志，當時，輸出為優(yōu)先編碼代碼。與可用來擴展編碼器功能。依據(jù)器件的特性即可分析本例給定的各種關系。 解 （1）邏輯圖功能分析。由圖P5.5邏輯圖得知，兩片8線—3線優(yōu)先編碼器為串聯(lián)工作，高位片通輸出端接低位片輸入使能（片選）端。當高位片編碼工作時，，低位片末被使能，即未選中工作，此時取決于高位片的輸出。當高位片無鍵操作時，即輸入端全為高電平1時，，低位片使能工作，此時編碼輸出取決于低位片的輸出。這種串聯(lián)工件方式，擴展了編碼呂的輸入端數(shù)及輸出代碼位數(shù)。因此本例給定邏輯圖是一級由兩片8線—3線優(yōu)先編碼器擴展構成

49、的16線—4線優(yōu)先編碼器，輸出端為優(yōu)先編碼標志，當時表明輸出為優(yōu)先編碼輸出。 （2）不同輸入時，電路輸出狀態(tài)分析。 輸入端，其余各端（即，）均為1時，低位片使能工作，該片時，總編碼輸出，即 輸入端，其余各端（即，）均為1時，低位片使能工作，該片時，總編碼輸出，即 輸入端，其余各端（即，）均為1時，則對優(yōu)先編碼，高位片使能工作，該片，總編碼輸出，即。 （3） 輸入端全為1和僅兩種輸入下編碼器輸出狀態(tài)分析。 在這兩種條件下，高位片與低位片輸出，不同的是：當輸入端全為1時，兩片均為1，總編碼輸出，即且，表明兩片均無鍵操作（或兩片均未被使能工作），輸出低碼無效；當輸入端僅，低位片使能工作，

50、該片，總編碼輸出，即，但，表明有鍵操作輸出代碼有效。 討論 中規(guī)模集成組合邏輯電路的分析與應用，關鍵在于了解并掌握其輸入、輸出使能端的含義。通常輸入使能端即是片選端，表明器件是否被選中工作。輸出使能端—是作為輸出選通信號，二是作為輸出標志信號，同時也是輸出信號的一部分。利用輸入與輸出使使能端，還可擴展器件的功能。本例即是通過用兩3線—8線優(yōu)先編碼器擴展4線—16線優(yōu)先編碼器的邏輯圖，來分析說明各使能端的含義及應用。 [題5.11] 在某項比賽中，有A，B，C三名裁判。其中A為主裁判。當兩名（必須包括A在內）或兩名以上裁判認為運動員合格后發(fā)出得分信號。試用4選1MUX設計此邏輯電路

51、。 解 列出真值表。設合格為1，不合格為0，A，B，C為輸入邏輯變量，F(xiàn)為輸出邏輯變量，其真值表如表A5.11所示。 確定地址輸入變量 令。 寫出F的表達式。 確定，使Y=F。 把F表達式與4選1MUX的功能表達Y式相比較，并取，，，則有Y=F。 畫邏輯圖如圖A5.11所示。 圖A5.11 表A5.11 真值表 輸入 輸出 A B C F 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1 [題5.

52、12]試用雙四選一74LS153設計全減器電路。 解：（１）列真值表，如表A5.12所示。分別為被減數(shù)，減數(shù)，為低位向本位的借位，為本位向高一位的借位。 表A5.12 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 1 0 1 0 0 1 0 1 1 1 0 0 0 1 (2) 表A5.12的邏輯函數(shù)與四選一的輸出邏輯函數(shù)對比。并畫出邏輯圖對比可采用邏輯函數(shù)式對比，也可以采用真值表對比。 方法一：采用邏輯函數(shù)式對比 表A5.12的

53、輸出的表達式分別為 　　　　　　　　　　　　　　　　對于輸出分別進行設計，先設計。利用74LS153的一個四選一，如令則　　　　　　　　　　　　令，則上兩式對比結果為：。 設計。與上述方法同，令74LS153的，則有畫出邏輯圖，如圖A5.12所示。 圖A5.12 方法二，真值表對比法，如表A5.13 表A5.13 74LS153的輸出 74LS153的輸出 0 0 0 0 0 1 0 1 0 1 0 0 1 1 0 1 1 0 1 1 1 1 0 0 0 1

54、1 0 0 0 1 1 1 1 0 1 0 1 0 1 根據(jù)表A5.13所示，畫出邏輯圖，如圖圖A5.12所示。 [題5.13]試用實現(xiàn)邏輯函數(shù) [解] 確定的規(guī)模。由的函數(shù)式可見，是三變量的邏輯涵數(shù)，故選用有3個地址輸入端的8選1 來實現(xiàn)最為方便。這里選用，圖A5.13（a）是它的邏輯符號，其中為使能廟，為地址輸入端，為數(shù)據(jù)輸入端，其功能表如表A5.14所示。 確定地址輸入變量。令。 分別寫出8選1 的功能表達式和邏輯函數(shù)的最小項表達式。 8選1 的為 邏輯函數(shù)的最小項表達式為 確定，

55、使。比較和的表達式可見，當取 時，則有。 畫出邏輯圖如圖5.13(b)所示。 (a) (b) 圖5.13 (a)邏輯符號 （b）邏輯圖 應當注意的是，步驟（2）中的地址變量和函數(shù)輸入邏輯變量的對應關系一旦確定之后，在步驟（3）中將邏輯函數(shù)展開為最小項表達式時，也必須按照步驟（2）中的對應關系（高位，低位順序）進行排列。否則，將導致錯誤的結果。 [題5.14] 用8選1數(shù)據(jù)選擇器74LS151實現(xiàn)邏輯函數(shù) 解：當使能控制端時，8選1數(shù)據(jù)選擇器輸出與輸入之間的關系表示為 8選1數(shù)據(jù)選擇器有3位地址輸入（n=3），能產生任何形式的四變量以下的邏輯函數(shù)，故

56、可將給定的函數(shù)式化成與上式完成對應的形式 對照兩式，令可得 電路的接法如圖A5.14所示。 圖A5.14 [題5.15] 用8選1數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù) 解 第一步 作出F的卡諾圖及其3變量降維圖，如圖A5.15中（a）、（b）所示，D作為記圖變量。 （a） （b） 圖A5.15 第二步 將函數(shù)降維圖與8選1數(shù)據(jù)選擇器卡諾圖5.14(b)比較，得到8選1數(shù)據(jù)輸入端 。 第三步 畫出邏輯電路，如圖A5.16所示。 圖A5.16 [題5.16]用四選一數(shù)據(jù)選擇器和3-8譯

57、碼器，組成二十選一數(shù)據(jù)選擇器。 解 這實際是將四選一數(shù)據(jù)選擇器的功能擴大，利用數(shù)據(jù)選擇器的使用端。四選一數(shù)據(jù)選擇器需要兩個地址變量，以最低兩位作為它的地址變量，而二十選一數(shù)據(jù)選擇器的地址變量為5個，故高三位作為譯碼器的變量輸入。 組成二十選一數(shù)據(jù)選擇器，應用5個四選一，究竟哪一片工作，視其對應的使能端是“0”還是“1”而定，這取決于譯碼器的輸出。設地址變量為，電路如圖A5.17所示。 圖A5.17 [題5. 17] 試用8選1數(shù)據(jù)選擇器產生10110011序列信號。 解： 題意要求產生的序列信號10110011，循環(huán)周期為8。若用8選1數(shù)據(jù)選擇器產生，只須將這一序列

58、信號從高位至低位分別接入數(shù)據(jù)選擇器的信號輸入端，然后從這三個地址輸入端順序輸入地址信號000~111，即可從輸出端產生這一序列信號。電路連接及8選1數(shù)據(jù)選擇器的地址和輸入波形如圖A5.18所示。 圖A5.18實現(xiàn)的邏輯圖 [題5.18]試利用兩片3線—8線譯碼器集成電路擴展成4線—16線譯碼器。并加入必要的門電路實現(xiàn)一個判別電路，輸入為4位二進制代碼，當輸入代碼能被5整除時電路輸出為1，否則為0。 解（1）功能擴展，由于3線—8線譯碼器輸入使能條件是，因此按照題意分析給出的方法，即可得出擴展后的4線—16線譯碼器如圖A5.21所示。 （2）判別電路實現(xiàn)，依照題意

59、做出判別電路輸入輸出真值表，如表A5.15所示。 圖A5.21實現(xiàn)的邏輯圖 表A5.15 判別電路真值表 0 0 0 0 1 1 0 0 0 0 0 0 0 1 0 1 0 0 1 0 0 0 1 0 0 1 0 1 0 1 0 0 1 1 0 1 0 1 1 0 0 1 0 1 0 1 1 0 0 0 0 1 1 0 1 1 1 0 1 0 0 1 1 1 0 1 1 1 0 0 1 0 0 0

60、0 1 1 1 1 1 輸出邏輯函數(shù)式為。 由于器件輸出低電平有效，因此加一個4輸入端與非門即可實現(xiàn)這一輸出函數(shù)。電路如圖A5.21所示 [題5.19] 利用3線—8線譯碼器器件構成的數(shù)據(jù)分配器和脈沖分配器電路如圖P5.8 所示，試分析電路的工作原理。 圖P5.8 邏輯圖 [題5.20] 試用四位數(shù)值比較器74LS85設計一個四舍五入判別電路。輸入為8421BCD碼ABCD，當ABCD時，判別電路輸出為１，否則輸出為０。 解：根據(jù)題意，ABCD與0101進行比較，可以令74LS85的，。列出真值表，如表A5.16所示。 由表A5.16判定與的邏輯關系，畫出

61、卡諾圖，如圖A5.24所示。的取值組合只有100,010,001，其余的均為約束項。 表A5.16 數(shù)值比較器輸出 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 0 0 1 1 0 0 0 1 0 1 0 1 0 1 0 1 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0

62、 0 1 1 1 1 ，因此可畫出四舍五入判別電路的邏輯圖，如圖A5.25所示。 其實，由表A5.16可以直接對比，就能得出。 圖A5.25 圖A5.24 [題5.21]析下列函數(shù)組成的邏輯電路是否存在競爭-冒險現(xiàn)象 （１） （２） 解：方法一：代數(shù)法判斷競爭－冒險現(xiàn)象 （１）均具有競爭條件，分別判定 檢查變量A是否產生冒險：當：BC=00時，Y=A 　　　　　　　　　　　　當：BC=01時，Y=1 　　　　　　　　　　　　當BC=10時， 　　　　　　　　　　

63、　　當BC=11時， 因此，當當BC=10時，存在“０”冒險 檢查B是否產生冒險：當AC=00時，Y=B 　　　　　　　　　　當AC=01時 　　　　　　　　　　當AC=10時，Y=1 　　　　　　　　　　當AC=11時， 因此，當BC=10時，，存在“０”冒險 同理，檢查C是否產生冒險，當AB=10時，，存在“０”冒險 （２）變量B具有競爭條件，檢查B是否產生競爭冒險 當AC=00時，Y=1；當AC=01時，Y=B；當AC=10時，；當AC=11時， 因此，當AC=11時，，存在“１”冒險 方法二：卡諾圖檢查法 （１）畫出的卡諾圖，并畫出包圍圈，如圖A5.26 所示，

64、兩圈相切； 兩圈相切；兩圈相切，故存在競爭冒險。 圖A5.26 （２）畫出的卡諾圖，畫出包圍圈，如圖A5.27所示 　　　AB,BC兩圈相切，故存在競爭冒險 圖A5.27 圖A5.28函數(shù)F卡諾圖 　　　 第六章 觸發(fā)器 6.1 6.2 6.3 6.4 狀態(tài)轉換圖 6.5 6.6

65、 6.7 6.8 6.9 6.10 6.11 6.12 6.13 6.14 6.15 6.16 6.17 6.18 第七章 時序邏輯電路的分析與設計 檢測題 一、 時序邏輯電路與組合邏輯電路不同，其電路由 組合邏輯電路 和 存儲電路（觸發(fā)器） 兩部分組成。 二、 描述同步時序電路有三組方程，分別是 驅動方程 、 輸出方程、狀態(tài)方程 和 輸出方程 。 三、 在設計時序電路時，要對原始狀態(tài)圖進行化簡，其目的是 去掉多余項 。 四、 時序邏輯電路根據(jù)觸發(fā)器的動作特

66、點不同可分為 同步時序邏輯電路 和 異步時序邏輯電路 兩大類。 五、 試分析圖T7.5時序電路的邏輯功能，寫出電路的驅動方程、狀態(tài)方程和輸出方程，畫出電路的狀態(tài)轉換圖和時序圖。 圖T7.5 解：驅動方程： 狀態(tài)方程： 輸出方程： 狀態(tài)圖： 功能：同步三進制計數(shù)器 六、 試用觸發(fā)器和門電路設計一個同步五進制計數(shù)器。 解：采用3個觸發(fā)器，用狀態(tài)000到100構成五進制計數(shù)器。 （1）狀態(tài)轉換圖 （2）狀態(tài)真值表 狀態(tài)轉 換順序 現(xiàn) 態(tài) 次態(tài) 進位輸出 S0 S1 S2 S3 S4 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 0 0 1 0 1 0 0 1 1 1 0 0 0 0 0 0 0 0 0 1 （3）求狀態(tài)方程 （4）驅動方程 （5）邏輯圖（略） 習題 [題7.1] 分析圖P7.1所示的時序電路的邏輯功能，寫出電路驅動