《數(shù)字IC設(shè)計(jì)流程與工具》由會(huì)員分享，可在線閱讀，更多相關(guān)《數(shù)字IC設(shè)計(jì)流程與工具（52頁(yè)珍藏版）》請(qǐng)?jiān)谘b配圖網(wǎng)上搜索。
1、單擊此處編輯母版標(biāo)題樣式,單擊此處編輯母版文本樣式,第二級(jí),第三級(jí),第四級(jí),第五級(jí),,,*,數(shù)字IC設(shè)計(jì)流程與工具,電子科技大學(xué)通信學(xué)院111教研室 版權(quán)所有,,Notes,本PPT內(nèi)容是整個(gè)DDC項(xiàng)目組的集體學(xué)習(xí)研究成果,感謝已經(jīng)畢業(yè)的曾經(jīng)參與后端項(xiàng)目的師兄師姐，以及各位老師。,聞道有先后，術(shù)業(yè)有專攻,共同學(xué)習(xí)，共同進(jìn)步,大家有問題請(qǐng)直接請(qǐng)教熟悉相應(yīng)工具的同學(xué)。,,Tips：可以參考QUATURS II的design flow?。?,Contents,基于標(biāo)準(zhǔn)單元的ASIC設(shè)計(jì)流程,1,數(shù)字前端設(shè)計(jì)(front-end),2,數(shù)字后端設(shè)計(jì)(back-end),3,Q & A,4,3,教研室A
2、SIC后端文件歸檔,,Contents,基于標(biāo)準(zhǔn)單元的ASIC設(shè)計(jì)流程,1,數(shù)字前端設(shè)計(jì)(front-end),2,數(shù)字后端設(shè)計(jì)(back-end),3,Q & A,4,3,教研室ASIC后端文件歸檔,,基于,standcell,的ASIC設(shè)計(jì)流程,數(shù)字前端設(shè)計(jì)。以生成可以布局布線的網(wǎng)表為終點(diǎn)。,數(shù)字后端設(shè)計(jì)。以生成可以可以送交foundry進(jìn)行流片的GDS2文件為終點(diǎn)。,術(shù)語(yǔ)：,tape-out—提交最終GDS2文件做加工；,Foundry—芯片代工廠，如中芯國(guó)際。。。,,算法模型,c/matlab code,RTL HDL,vhdl/verilog,NETLIST,verilog,Stan
3、dcell,library,綜合工具根據(jù)基本單元庫(kù)的功能-時(shí)序模型，將行為級(jí)代碼翻譯成具體的電路實(shí)現(xiàn)結(jié)構(gòu),LAYOUT,gds2,基于,standcell,的ASIC設(shè)計(jì)流程,布局布線工具根據(jù)基本單元庫(kù)的時(shí)序-幾何模型，將電路單元布局布線成為實(shí)際電路版圖,對(duì)功能，時(shí)序，制造參數(shù)進(jìn)行檢查,TAPE-OUT,,Contents,基于標(biāo)準(zhǔn)單元的ASIC設(shè)計(jì)流程,1,數(shù)字前端設(shè)計(jì)(front-end),2,數(shù)字后端設(shè)計(jì)(back-end),3,Q & A,4,3,教研室ASIC后端文件歸檔,,數(shù)字前端設(shè)計(jì)流程-1,綜合,RTL file,布局布線前靜態(tài)時(shí)序分析,形式驗(yàn)證,NETLIST,Meet re
4、quirements？,YES,NO,整個(gè)ASIC設(shè)計(jì)流程都是一個(gè)迭代的流程，在任何一步不能滿足要求，都需要重復(fù)之前步驟，甚至重新設(shè)計(jì)RTL代碼。,模擬電路設(shè)計(jì)的迭代次數(shù)甚至更多。。。,,數(shù)字前端設(shè)計(jì)流程-2,怎樣保證網(wǎng)表的正確性？,！,以往的方法是對(duì)網(wǎng)表文件做門級(jí)仿真。此種方式的仿真時(shí)間較長(zhǎng)，且覆蓋率相對(duì)較低。,形式驗(yàn)證+靜態(tài)時(shí)序分析。此種方法仿真時(shí)間短，覆蓋率高，為業(yè)界普遍采用的方式。,,,數(shù)字前端設(shè)計(jì)流程-3 使用DC綜合,SYNOPSYS – Design Compiler,,,數(shù)字,前,前端,設(shè),設(shè)計(jì),流,流程-4,使,使,用,用DC綜,合,合,步驟,可,可以,歸,歸納,為,為：,1
5、.,指,指定,綜,綜合,使,使用,的,的庫(kù),2.,根,根據(jù),符,符號(hào),庫(kù),庫(kù)將,行,行為,級(jí),級(jí)模,型,型轉(zhuǎn),換,換為,邏,邏輯,網(wǎng),網(wǎng)表,（,（由,邏,邏輯,單,單元GTECH構(gòu),成,成）,3.,指,指定,綜,綜合,環(huán),環(huán)境,以,以及,約,約束,4.,進(jìn),進(jìn)行,綜,綜合,，,，根,據(jù),據(jù)約,束,束將,邏,邏輯,網(wǎng),網(wǎng)標(biāo),映,映射,為,為實(shí),際,際網(wǎng),表,表（,由,由標(biāo),準(zhǔn),準(zhǔn)單,元,元構(gòu),成,成）,5.,優(yōu),優(yōu)化,網(wǎng),網(wǎng)表,6.,輸,輸出,綜,綜合,結(jié),結(jié)果,,,數(shù)字,前,前端,設(shè),設(shè)計(jì),流,流程-5,使,使,用,用DC綜,合,合,ASIC,的,的綜,合,合與FPGA,的,的綜,合,合有,什
6、,什么,不,不同,？,？,！,原理,是,是相,同,同的,！,！,關(guān)鍵,在,在于,綜,綜合,目,目標(biāo),不,不同,。,。FPGA綜,合,合是,將,將邏,輯,輯映,射,射為FPGA,器,器件,資,資源,（,（如LUT,REG,MEM-BLOCK）,；,；ASIC綜,合,合是,將,將邏,輯,輯映,射,射為,標(biāo),標(biāo)準(zhǔn),單,單元,（,（如,門,門電,路,路，,寄,寄存,器,器，RAM,ROM）,。,。,標(biāo)準(zhǔn),單,單元,庫(kù),庫(kù)中,對(duì),對(duì)于,某,某一,種,種功,能,能的,門,門電,路,路具,有,有不,同,同版,本,本，,分,分別,對(duì),對(duì)應(yīng),不,不同,驅(qū),驅(qū)動(dòng),能,能力,。,。,,數(shù)字,前,前端,設(shè),設(shè)計(jì),流,
7、流程-6,使,使,用,用DC綜,合,合,綜合,不,不僅,僅,僅要,求,求功,能,能，,也,也要,求,求時(shí),序,序！,！,綜合,具,具有,一,一定,條,條件,，,，如,工,工作,頻,頻率,、,、電,路,路面,積,積等,。,。,門電,路,路溝,道,道寬,度,度窄,，,，自,然,然面,積,積小,，,，但,是,是驅(qū),動(dòng),動(dòng)能,力,力降,低,低，,電,電路,工,工作,速,速率,降,降低,。,。所,以,以要,對(duì),對(duì)綜,合,合進(jìn),行,行約,束,束！,綜合,器,器中,也,也有,靜,靜態(tài),時(shí),時(shí)序,分,分析,功,功能,，,，用,來,來計(jì),算,算當(dāng),前,前綜,合,合結(jié),果,果的,工,工作,速,速率,。,。,使用w
8、ireloadmodel來,估,估算,延,延時(shí),。,。,,數(shù)字,前,前端,設(shè),設(shè)計(jì),流,流程-7,使,使,用,用DC綜,合,合,關(guān)于,延,延時(shí),計(jì),計(jì)算,將,將在,靜,靜態(tài),時(shí),時(shí)序,分,分析,部,部分,詳,詳細(xì),介,介紹,。,。,可以,參,參考QUATURSII,軟,軟件,的,的ANALYSIS&SYNTHESIS工,具,具學(xué),習(xí),習(xí)DC。,TIPS:,！,,數(shù)字前,端,端設(shè)計(jì),流,流程-8 使,用,用PT,進(jìn),進(jìn)行STA,SYNOPSYS,–,– Prime Time,只是一,個(gè),個(gè)時(shí)序,分,分析工,具,具，本,身,身不對(duì),電,電路做,任,任何修,改,改。,在ASIC流,程,程中對(duì),于,于
9、電路,進(jìn),進(jìn)行任,何,何修改,過,過后都,應(yīng),應(yīng)該使,用,用STA工具,檢,檢查其,時(shí),時(shí)序，,以,以保證,電,電路時(shí),序,序滿足,要,要求。,仍然采,用,用wireload model來估,算,算電路,時(shí),時(shí)序。,可以參,考,考QUATURSII的timequesttiming analyzer學(xué)習(xí),。,。,,數(shù)字前,端,端設(shè)計(jì),流,流程-9,延時(shí)計(jì),算,算,采用wireloadmodel可,以,以計(jì)算,電,電路端,到,到端路,徑,徑延時(shí),。,。,端到端,路,路徑：,寄存器,輸,輸出>>,寄,寄存器,輸,輸入,寄存器,輸,輸出>>,輸,輸出端,口,口,輸入端,口,口 >> 寄,存,存器輸,出
10、,出,延時(shí)采,用,用標(biāo)準(zhǔn),單,單元庫(kù),查,查表進(jìn),行,行運(yùn)算,Input：transition time, outputnetcapacitance,Output,：,：inputtooutput delay，transitiontime,Netcapacitance,使,使用wire loadmodel,進(jìn),進(jìn)行估,算,算,,數(shù)字前,端,端設(shè)計(jì),流,流程-10,延時(shí)計(jì),算,算,,數(shù)字前,端,端設(shè)計(jì),流,流程-11,延時(shí)計(jì),算,算,,布局布,線,線前，,由,由于,無,無布線,信,信息，,所,所以連,線,線延時(shí),只,只能夠,通,通過連,接,接關(guān)系,（,（與fanout相,關(guān),關(guān)）估,計(jì),計(jì)得到,
11、。,。,當(dāng)特征,尺,尺寸降,低,低時(shí)，,此,此種估,計(jì),計(jì)方法,越,越來越,不,不準(zhǔn)確,，,，所以,可,可以使,用,用physicalsynthesis技術(shù),。,。,在布局,布,布線后,，,，布局,布,布線工,具,具可以,提,提取出,實(shí),實(shí)際布,線,線后的,線,線網(wǎng)負(fù),載,載電容,，,，此時(shí)PT可,以,以計(jì)算,實(shí),實(shí)際延,時(shí),時(shí)(back-annote）。,可以將,延,延時(shí)信,息,息寫入SDF,（,（synopsysdelayfile),文,文件用,于,于后仿,真,真。,,數(shù)字前,端,端設(shè)計(jì),流,流程-12,PT使,用,用流程,使用方,法,法與DC類似,1.指,定,定使用,的,的庫(kù),2.讀,入
12、,入網(wǎng)表,文,文件,3.指,定,定時(shí)序,約,約束及,工,工作環(huán),境,境,4.進(jìn),行,行靜態(tài),時(shí),時(shí)序分,析,析，給,出,出報(bào)告,從一個(gè)synthesizable subcircuit,中,中，pt能,捕,捕獲一,個(gè),個(gè)時(shí)序,環(huán),環(huán)境，,并,并寫成,一,一系列,的,的dc,指,指令，,在,在dc,中,中用其,為,為這個(gè)subcircuit定義,時(shí),時(shí)間約,束,束和時(shí),序,序優(yōu)化,－,－－,值,值得關(guān),注,注,這兩個(gè),都,都支持,用,用SDC（synopsys designconstraints）,格,格式指,定,定設(shè)計(jì),規(guī),規(guī)則，,包,包括時(shí),間,間面積,約,約束。,,數(shù)字前,端,端設(shè)計(jì),流,流
13、程-13,形式驗(yàn),證,證,靜態(tài)時(shí),序,序分析,檢,檢查了,電,電路時(shí),序,序是否,滿,滿足要,求,求，而,形,形式驗(yàn),證,證檢查,了,了電路,功,功能的,正,正確性,。,。,形式驗(yàn),證,證工具,本,本質(zhì)是,一,一個(gè)比,較,較器！,其,其功能,就,就是比,較,較兩電,路,路功能,是,是否完,全,全一致,。,。,由于在,綜,綜合過,程,程中電,路,路節(jié)點(diǎn),名,名稱可,能,能改變,，,，因此,可,可以使,用,用形式,驗(yàn),驗(yàn)證工,具,具找到RTL,代,代碼中,節(jié),節(jié)點(diǎn)在,網(wǎng),網(wǎng)表中,的,的對(duì)應(yīng),節(jié),節(jié)點(diǎn)。,,數(shù)字前,端,端設(shè)計(jì),流,流程-14,邏輯錐,,原理,把設(shè)計(jì),劃,劃分成,無,無數(shù)個(gè),邏,邏輯錐
14、(logiccone),的,的形式,以邏,輯,輯錐為,基,基本單,元,元進(jìn)行,驗(yàn),驗(yàn)證.,當(dāng),當(dāng)所有,的,的邏輯,錐,錐都功,能,能相等,則驗(yàn),證,證 successful!,邏輯錐,錐頂作,為,為比較,點(diǎn),點(diǎn).它,可,可以由,原,原始輸,出,出,寄,存,存器輸,入,入,黑,盒,盒輸入,充,充當(dāng),---- formality自,動(dòng),動(dòng)劃分,,數(shù)字前,端,端設(shè)計(jì),流,流程-15,形式驗(yàn),證,證,VerifyRTL designsvs. RTLdesigns,--the rtlrevisionismade frequently,VerifyRTL designsvs. Gatelevelnetli
15、sts,--verify synthesisresults,--verify manually coded netlists,suchas,DesignWare,verifyGatelevelnetlistsvs.Gatelevelnetlists,--testinsertion,--layout optimization,,什么時(shí),候,候需要,做,做形式,驗(yàn),驗(yàn)證？,！,,Contents,基于標(biāo),準(zhǔn),準(zhǔn)單元,的,的ASIC設(shè),計(jì),計(jì)流程,1,數(shù)字前,端,端設(shè)計(jì)(front-end),2,數(shù)字后,端,端設(shè)計(jì)(back-end),3,Q &A,4,3,教研室ASIC后端,文,文件歸,檔,檔,,
16、數(shù)字后,端,端設(shè)計(jì),流,流程-1,目前業(yè),界,界廣泛,使,使用的APR(AutoPlaceAndRoute)工具,有,有：,Synopsys公,司,司的ASTRO,Cadence公司,的,的Encounter,,,,可以參,考,考QUARTUSII的FITTER,學(xué),學(xué)習(xí)。,,數(shù)字后,端,端設(shè)計(jì),流,流程-2,哪些工,作,作要APR工,具,具完成,？,？,！,芯片布,圖,圖（RAM,ROM,等,等的擺,放,放、芯,片,片供電,網(wǎng),網(wǎng)絡(luò)配,置,置、I/OPAD,擺,擺放）,標(biāo)準(zhǔn)單,元,元的布,局,局,時(shí)鐘樹,和,和復(fù)位,樹,樹綜合,布線,DRC,LVS,DFM,（,（Design ForManu
17、facturing),,,數(shù)字后,端,端設(shè)計(jì),流,流程-3,ASTRO布,局,局布線,流,流程,,數(shù)字后,端,端設(shè)計(jì),流,流程-4,布,布圖,布圖步,驟,驟主要,完,完成宏,單,單元的,放,放置，,電,電源規(guī),劃,劃以及PAD,的,的擺放,，,，布圖,影,影響到,整,整個(gè)設(shè),計(jì),計(jì)的繞,線,線難易,以,以及時(shí),序,序收斂,。,。,,電源環(huán),的,的寬度,計(jì),計(jì)算：,,,,數(shù)字后,端,端設(shè)計(jì),流,流程-4,布,布圖,,數(shù)字后,端,端設(shè)計(jì),流,流程-5,布,布局,Astro是,一,一個(gè)gridbased,軟,軟件，grid 分,為,為 placementgrid和routinggrid.,Place
18、mentgrid就,是,是所謂,的,的unitTile, unitTile 為,一,一個(gè)row的,最,最小單,位,位，standard cell,就,就是,擺,擺放在row,上,上面，,起,起擺放,位,位置須,對(duì),對(duì)齊每,個(gè),個(gè)unitTile,的,的邊緣,，,，因此,每,每個(gè)standardcell都,必,必須是,同,同一高,度,度。,,,數(shù)字后,端,端設(shè)計(jì),流,流程-5,布,布局,,,,數(shù)字后,端,端設(shè)計(jì),流,流程-5,時(shí)鐘樹,和,和復(fù)位,樹,樹綜合,,時(shí)鐘樹,綜,綜合的,目,目的：,低skew,低clocklatency,,在DC,綜,綜合時(shí),并,并不知,道,道各個(gè),時(shí),時(shí)序元,件,件的
19、布,局,局信息,，,，時(shí)鐘,線,線長(zhǎng)度,不,不確定,。,。,DC綜,合,合時(shí)用,到,到的線,載,載模型,并,并不準(zhǔn),確,確。,,時(shí)鐘樹,和,和復(fù)位,樹,樹綜合,為,為什么,要,要放在APR,時(shí),時(shí)再做,呢,呢？,！,數(shù)字后,端,端設(shè)計(jì),流,流程-6,時(shí)鐘樹,和,和復(fù)位,樹,樹綜合,,數(shù)字后,端,端設(shè)計(jì),流,流程-7,布線,將分布,在,在芯片,核,核內(nèi)的,模,模塊、,標(biāo),標(biāo)準(zhǔn)單,元,元和輸,入,入輸出,接,接口單,元,元（I/Opad,）,）按邏,輯,輯關(guān)系,進(jìn),進(jìn)行互,連,連，其,要,要求是,百,百分之,百,百地完,成,成他們,之,之間的,所,所有邏,輯,輯信號(hào),的,的互連,，,，并為,滿,滿
20、足各,種,種約束,條,條件進(jìn),行,行優(yōu)化,。,布線工,具,具會(huì)自,動(dòng),動(dòng)進(jìn)行,布,布線擁,塞,塞消除,、,、優(yōu)化,時(shí),時(shí)序、,減,減小耦,合,合效應(yīng),、,、消除,串,串?dāng)_、,降,降低功,耗,耗、保,證,證信號(hào),完,完整性,等,等問題,。,。,,數(shù)字后,端,端設(shè)計(jì),流,流程-8,布線,Layer"METAL1"pitch=0.41,Layer"METAL2"pitch=0.46,Layer"METAL3"pitch=0.41,Layer"METAL4"pitch=0.46,Layer"METAL5"pitch=0.41,Layer"METAL5"pitch=0.46,Layer"METAL7"p
21、itch=0.41,Layer"METAL8"pitch=0.96,,數(shù)字后,端,端設(shè)計(jì),流,流程-8,布線,,數(shù)字后,端,端設(shè)計(jì),流,流程-8,布線,第一步,全,全局,布,布線,Globalroute,進(jìn),進(jìn)行,時(shí),時(shí)，整,個(gè),個(gè)芯片,會(huì),會(huì)被切,割,割成一,塊,塊塊的globalroutingcell (GRC)，其,目,目的在,于,于建立,一,一個(gè)繞,線,線的藍(lán),圖,圖。對(duì),于,于每個(gè)GRC,，,，Astro,會(huì),會(huì)去計(jì),算,算包含,其,其中且,可,可以使,用,用的wiretrack,，,，根據(jù),這,這些信,息,息選擇,繞,繞線要,經(jīng),經(jīng)過的GRC,。,。如圖,所,所示，,有,有一個(gè),以
22、,以X為,起,起點(diǎn)Y,為,為終點(diǎn),的,的連接,需,需要繞,線,線，考,慮,慮到blockage和congestion,的,的狀況,后,后，選,擇,擇了變,化,化4、9、14、19、24、23、22、21、16的GRC來,繞,繞線。,,數(shù)字后,端,端設(shè)計(jì),流,流程-9,布線,第二步,布,布線,通,通道分,配,配,在global route 時(shí),已,已經(jīng)將,信,信號(hào)線,分,分配到,每,每個(gè)GRC，,而,而trackassignment的,功,功能就,是,是將這,些,些信號(hào),線,線在分,配,配到每,個(gè),個(gè)track,上,上，決,定,定每條,線,線要走,的,的路徑,。,。Trackassignment
23、是,以,以整個(gè),芯,芯片為,處,處理單,位,位來作,規(guī),規(guī)劃，,盡,盡量繞,出,出又長(zhǎng),又,又直且via,數(shù),數(shù)目最,少,少的繞,線,線。,,數(shù)字后,端,端設(shè)計(jì),流,流程-10,布線,第三步,詳,詳細(xì),布,布線,Detailroute,的,的工作,主,主要是,將,將trackassignment的DRCviolation移除,，,，一次,是,是以一,個(gè),個(gè)switch box(SBOX),為,為單位,來,來進(jìn)行,修,修復(fù)的,。,。SBOX由GRC,構(gòu),構(gòu)成，,且,且每個(gè)SBOX的邊,緣,緣會(huì)重,疊,疊一個(gè)GRC,的,的寬度,。,。,,DFM,包,包括：,天線效,應(yīng),應(yīng)（信,號(hào),號(hào)線太,長(zhǎng),長(zhǎng)造
24、成,）,）,Metalliftoff效應(yīng),防,防止（,由,由金屬,密,密度過,大,大造成,）,）,Metalover-etching,效,效應(yīng)防,止,止（由,金,金屬密,度,度過低,造,造成）,什么是DFM,呢,呢？,！,數(shù)字后,端,端設(shè)計(jì),流,流程-11,DFM,DFM,：,：Design ForManufacturing,DFM,步,步驟在,整,整個(gè)布,局,局布線,流,流程以,后,后開始,，,，主要,目,目的是,通,通過一,些,些技術(shù),處,處理防,止,止芯片,在,在物理,制,制造過,程,程中出,現(xiàn),現(xiàn)問題,，,，造成,芯,芯片不,能,能工作,。,。DFM的目,的,的在于,提,提高良,率,率
25、。,,數(shù)字后,端,端設(shè)計(jì),流,流程-12,基于標(biāo),準(zhǔn),準(zhǔn)單元,的,的APR布局,布,布線與FPGA有什,么,么區(qū)別,？,？,！,基本原,理,理是一,樣,樣的,FPGA內(nèi)部,的,的邏輯,單,單元以,及,及走線,資,資源都,是,是固定,的,的，布,局,局布線,工,工具只,是,是完成,如,如何使,用,用這些,資,資源以,使,使得整,個(gè),個(gè)設(shè)計(jì),收,收斂。,而基于,標(biāo),標(biāo)準(zhǔn)單,元,元的APR時(shí),，,，標(biāo)準(zhǔn),單,單元位,置,置以及,走,走線資,源,源都是,可,可以根,據(jù),據(jù)需要,調(diào),調(diào)整的,，,，因此,靈,靈活性,更,更大，,更,更容易,使,使得整,個(gè),個(gè)設(shè)計(jì),收,收斂。,,數(shù)字后,端,端設(shè)計(jì),流,流程
26、-13,DRC,DRC,–,–DesignRuleCheck,何謂DesignRule,由于制,造,造工藝,與,與電路,性,性能等,原,原因，,對(duì),對(duì)版圖,設(shè),設(shè)計(jì)有,一,一定要,求,求，比,如,如說，,線,線寬不,能,能低于,最,最低線,寬,寬，N,阱,阱間應(yīng),當(dāng),當(dāng)具有,一,一定間,距,距，每,一,一層金,屬,屬應(yīng)當(dāng),具,具有一,定,定密度,等,等等等,等,等。,天線規(guī),則,則：當(dāng),版,版圖中,的,的金屬,線,線具有,一,一定長(zhǎng),度,度時(shí)，,會(huì),會(huì)造成,天,天線效,應(yīng),應(yīng)。因,此,此需要,對(duì),對(duì)自動(dòng)APR,工,工具的,布,布線做,檢,檢查。,DUMMY：,由,由于制,造,造工藝,要,要求每
27、,一,一層金,屬,屬必須,具,具有一,定,定密度,，,，因此,需,需要工,具,具自動(dòng),往,往空余,部,部分填,充,充冗余,金,金屬。,,數(shù)字后,端,端設(shè)計(jì),流,流程-14,DRC,DRC,原,原理：,基,基于計(jì),算,算機(jī)圖,形,形學(xué)！,版圖中,的,的不同,結(jié),結(jié)構(gòu)可,以,以表示,為,為不同,的,的層，,如,如：,N阱,P阱,柵,各層金,屬,屬線,版圖中,的,的每一,個(gè),個(gè)電路,原,原件與,連,連接線,均,均由一,系,系列具,有,有一定,大,大小，,位,位于相,應(yīng),應(yīng)位置,的,的矩形,構(gòu),構(gòu)成。,規(guī)則檢查,則,則建模為,圖,圖形性質(zhì),計(jì),計(jì)算,,數(shù)字后端,設(shè),設(shè)計(jì)流程-14,DRC,,數(shù)字后端,
28、設(shè),設(shè)計(jì)流程-15,LVS,LVS,–,– layoutvsschematic,LVS是,為,為了檢查,版,版圖文件,功,功能與原,有,有電路設(shè),計(jì),計(jì)功能的,一,一致性。,LVS的,原,原理：網(wǎng),表,表比對(duì)！,參考網(wǎng)表,為,為APR,工,工具時(shí)鐘,樹,樹、復(fù)位,樹,樹綜合后,的,的網(wǎng)表。-- HDL文件,比對(duì)網(wǎng)表,為,為L(zhǎng)VS,工,工具從版,圖,圖中提取,電,電路元件,以,以及連接,關(guān),關(guān)系以后,得,得到的網(wǎng),表,表,LVS軟,件,件根據(jù)標(biāo),準(zhǔn),準(zhǔn)單元庫(kù),設(shè),設(shè)計(jì)者提,供,供的cdl網(wǎng)表文,件,件從版圖,中,中提取電,路,路網(wǎng)表。,,數(shù)字后端,設(shè),設(shè)計(jì)流程-16,LVS,什么時(shí)候,需,需要做
29、DRC/LVS？,！,只要對(duì)版,圖,圖信息做,修,修改，就,需,需要做DRC/LVS檢查,。,。,,數(shù)字后端,設(shè),設(shè)計(jì)流程-17,CALIBRE,MENTOR GRAPHIC –CALIBRE,專業(yè)的DRC/LVS軟件,，,，可以單,獨(dú),獨(dú)使用，,也,也可以嵌,入,入virtuoso,astro中,聯(lián),聯(lián)合使用,。,。,使用foundry提供的DRC/LVS檢,查,查腳本，,可,可以自動(dòng),完,完成DRC/LVS工作，,且,且給出錯(cuò),誤,誤報(bào)告。,檢查出的,錯(cuò),錯(cuò)誤需要,在,在版圖編,輯,輯工具中,修,修改。,,DRC/LVS工,具,具還有DIVA,DRACURA等,。,。。。,,數(shù)字后端,設(shè),
30、設(shè)計(jì)流程-18,VIRTUOSO,CADENCE,–,– VIRTUOSO,專業(yè)版圖,編,編輯工具,，,，結(jié)合CALIBRE可以,對(duì),對(duì)版圖做,在,在線檢查,修,修改。,使用方式,與,與PROTEL類,似,似。。,VIRTUOSO,生,生成最終,流,流片版圖,,數(shù)字后端,設(shè),設(shè)計(jì)流程-19,當(dāng)設(shè)計(jì)完,成,成時(shí)，應(yīng),當(dāng),當(dāng)保證其,時(shí),時(shí)序，功,能,能，工藝,等,等指標(biāo)完,全,全達(dá)到要,求,求，只要,有,有任意一,點(diǎn),點(diǎn)不能達(dá),標(biāo),標(biāo)，便需,要,要重新對(duì),設(shè),設(shè)計(jì)做修,改,改！,Foundry為,了,了規(guī)避責(zé),任,任，故要,求,求設(shè)計(jì)者,在,在提交版,圖,圖時(shí)簽字,畫,畫押，說,明,明此版圖,已,
31、已經(jīng)經(jīng)過,檢,檢查，是,沒,沒有錯(cuò)誤,的,的。。。,流片很貴,，,，大家應(yīng),慎,慎之又慎,。,。。。,,Contents,基于標(biāo)準(zhǔn),單,單元的ASIC設(shè),計(jì),計(jì)流程,1,數(shù)字前端,設(shè),設(shè)計(jì)(front-end),2,數(shù)字后端,設(shè),設(shè)計(jì)(back-end),3,Q &A,4,3,教研室ASIC后,端,端文件歸,檔,檔,,教研室現(xiàn),有,SYNOPSYS,Design Compiler2004, DesignCompiler 2006,Prime Time 2004,Prime Time2006,Formality 2004,Formality 2006,Astro 2004,Astro 2006,
32、CADENCE,Virtuosoic5451,MENTOR GRAPHIC,Calibre2005,以及相應(yīng),破,破解和教,程,程,,教研室現(xiàn),有,有的,基本單元,庫(kù),庫(kù),SMIC0.13um元,件,件庫(kù)，IO PAD 庫(kù)，,包,包括,綜合，STA所用,的,的.lib行為模,型,型文件,布局布線,所,所用元件,版,版圖文件,技術(shù)庫(kù)（.tf,virtuoso,使,使用）,模型網(wǎng)表,文,文件(.cdl),相應(yīng)說明pdf,ARTISANRAM/ROMcompiler,,,Q &A,數(shù)字前端,：,：錢宇平,，,，鄭昕，,鄭,鄭宇，楊,一,一波,數(shù)字后端,：,：趙文豪,，,，潘經(jīng)緯,,還可以問,：,：劉科，,劉,劉欣，王,磊,磊，陳星,宇,宇，詹璨,銘,銘。。。,,
數(shù)字IC設(shè)計(jì)流程與工具
