基于FPGA的FSK調(diào)制解調(diào)器設(shè)計(jì)

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1、 編 號(hào): 審定成績(jī): 重慶郵電大學(xué) 畢業(yè)設(shè)計(jì)(論文) 設(shè)計(jì)(論文)題目: 基于FPGA的FSK調(diào)制解調(diào)器設(shè)計(jì) 學(xué) 院 名 稱 : 自動(dòng)化 學(xué) 生 姓 名 : 專 業(yè) : 自動(dòng)化 班 級(jí) : 0810904 學(xué) 號(hào) : 2009212482 指 導(dǎo) 教 師 : 答辯組 負(fù)責(zé)人 :

2、 填表時(shí)間:2013 年 5 月 重慶郵電大學(xué)教務(wù)處制 前 言 4 第一章 FPGA設(shè)計(jì)基礎(chǔ) 4 第一節(jié) FPGA簡(jiǎn)介 4 一、背景 4 二、 工作原理 5 三、 基本特點(diǎn) 5 第二節(jié) EDA設(shè)計(jì)平臺(tái)選擇 6 一、 EDA工具軟件 6 二、 Quartus II簡(jiǎn)介 6 第三節(jié) 硬件描述語言的選擇 7 一、 HDL概述 7 二、 VHDL簡(jiǎn)介 7 三、HDL開發(fā)流程 8 第二章 FSK調(diào)制解調(diào)原理 9 第一節(jié) 數(shù)字調(diào)制技術(shù) 9 第二節(jié) 數(shù)字調(diào)制的分類及特點(diǎn) 9 一、數(shù)字調(diào)制的分類 9 二、數(shù)字信號(hào)三種基本調(diào)制方式的特點(diǎn)

3、 9 第三節(jié) 2FSK調(diào)制解調(diào)原理 10 一、 2FSK的調(diào)制原理 10 二、2FSK信號(hào)的解調(diào) 12 第三章 調(diào)制解調(diào)器系統(tǒng)方案設(shè)計(jì) 14 第一節(jié) 系統(tǒng)的實(shí)現(xiàn)原理 14 第二節(jié) FSK調(diào)制方式的比較 14 第三節(jié) FSK調(diào)制系統(tǒng)設(shè)計(jì) 14 第四節(jié) FSK解調(diào)系統(tǒng)設(shè)計(jì) 14 第四章 軟件設(shè)計(jì)及仿真 14 第五章 總結(jié) 14 致謝 14 參考文獻(xiàn) 14 前 言 第一章 FPGA設(shè)計(jì)基礎(chǔ) 第一節(jié) FPGA簡(jiǎn)介 一、背景 以硬件描述語言(Verilog或VHDL)所完成的電路設(shè)計(jì),可以經(jīng)過簡(jiǎn) 單的綜合與布局,快速的燒錄至 FPGA 上

4、進(jìn)行測(cè)試,是現(xiàn)代 IC設(shè)計(jì)驗(yàn)證的技術(shù)主流。這些可編輯元件可以被用來實(shí)現(xiàn)一些基本的邏輯門電路(比如AND、OR、XOR、NOT)或者更復(fù)雜一些的組合功能比如解碼器或數(shù)學(xué)方程式。在大多數(shù)的FPGA里面,這些可編輯的元件里也包含記憶元件例如觸發(fā)器(Flip-flop)或者其他更加完整的記憶塊。 系統(tǒng)設(shè)計(jì)師可以根據(jù)需要通過可編輯的連接把FPGA內(nèi)部的邏輯塊連接起來,就好像一個(gè)電路試驗(yàn)板被放在了一個(gè)芯片里。一個(gè)出廠后的成品FPGA的邏輯塊和連接可以按照設(shè)計(jì)者而改變,所以FPGA可以完成所需要的邏輯功能。 FPGA一般來說比ASIC(專用集成芯片)的速度要慢,無法完成復(fù)雜的設(shè)計(jì),但是功耗較低。

5、但是他們也有很多的優(yōu)點(diǎn)比如可以快速成品,可以被修改來改正程序中的錯(cuò)誤和更便宜的造價(jià)。廠商也可能會(huì)提供便宜的但是編輯能力差的FPGA。因?yàn)檫@些芯片有比較差的可編輯能力,所以這些設(shè)計(jì)的開發(fā)是在普通的FPGA上完成的,然后將設(shè)計(jì)轉(zhuǎn)移到一個(gè)類似于ASIC的芯片上。另外一種方法是用CPLD(復(fù)雜可編程邏輯器件備)。 早在1980年代中期,F(xiàn)PGA已經(jīng)在PLD設(shè)備中扎根。CPLD和FPGA包括了一些相對(duì)大數(shù)量的可編輯邏輯單元。CPLD邏輯門的密度在幾千到幾萬個(gè)邏輯單元之間,而FPGA通常是在幾萬到幾百萬。 CPLD和FPGA的主要區(qū)別是他們的系統(tǒng)結(jié)構(gòu)。CPLD是一個(gè)有點(diǎn)限制性的結(jié)構(gòu)。這

6、個(gè)結(jié)構(gòu)由一個(gè)或者多個(gè)可編輯的結(jié)果之和的邏輯組列和一些相對(duì)少量的鎖定的寄存器。這樣的結(jié)果是缺乏編輯靈活性,但是卻有可以預(yù)計(jì)的延遲時(shí)間和邏輯單元對(duì)連接單元高比率的優(yōu)點(diǎn)。而FPGA卻是有很多的連接單元,這樣雖然讓它可以更加靈活的編輯,但是結(jié)構(gòu)卻復(fù)雜的多。 CPLD和FPGA另外一個(gè)區(qū)別是大多數(shù)的FPGA含有高層次的內(nèi)置模塊(比如加法器和乘法器)和內(nèi)置的記憶體。因此一個(gè)有關(guān)的重要區(qū)別是很多新的FPGA支持完全的或者部分的系統(tǒng)內(nèi)重新配置。允許他們的設(shè)計(jì)隨著系統(tǒng)升級(jí)或者動(dòng)態(tài)重新配置而改變。一些FPGA可以讓設(shè)備的一部分重新編輯而其他部分繼續(xù)正常運(yùn)行。 CPLD和FPGA還有一個(gè)區(qū)別:CPLD下

7、電之后,原有燒入的邏輯結(jié)構(gòu)不會(huì)消失;而FPGA下電之后,再次上電時(shí),需要重新加載FLASH里面的邏輯代碼,需要一定的加載時(shí)間。 FPGA(現(xiàn)場(chǎng)可編程邏輯器件)產(chǎn)品的應(yīng)用領(lǐng)域已經(jīng)從原來的通信擴(kuò)展到消費(fèi)電子、汽車電子、工業(yè)控制、測(cè)試測(cè)量等廣泛的領(lǐng)域。而應(yīng)用的變化也使FPGA產(chǎn)品近幾年的演進(jìn)趨勢(shì)越來越明顯:一方面,F(xiàn)PGA供應(yīng)商致力于采用當(dāng)前最先進(jìn)的工藝來提升產(chǎn)品的性能,降低產(chǎn)品的成本;另一方面,越來越多的通用IP(知識(shí)產(chǎn)權(quán))或客戶定制IP被引入FPGA中,以滿足客戶產(chǎn)品快速上市的要求。此外,F(xiàn)PGA企業(yè)都在大力降低產(chǎn)品的功耗,滿足業(yè)界越來越苛刻的低功耗需求。 2、 工作原理 FP

8、GA采用了邏輯單元陣列LCA(Logic Cell Array)這樣一個(gè)概念,內(nèi)部包括可配置邏輯模塊CLB(Configurable Logic Block)、輸出輸入模塊IOB(Input Output Block)和內(nèi)部連線(Interconnect)三個(gè)部分。 現(xiàn)場(chǎng)可編程門陣列(FPGA)是可編程器件,與傳統(tǒng)邏輯電路和門陣列(如PAL,GAL及CPLD器件)相比,F(xiàn)PGA具有不同的結(jié)構(gòu)。FPGA利用小型查找表(161RAM)來實(shí)現(xiàn)組合邏輯,每個(gè)查找表連接到一個(gè)D觸發(fā)器的輸入端,觸發(fā)器再來驅(qū)動(dòng)其他邏輯電路或驅(qū)動(dòng)I/O,由此構(gòu)成了既可實(shí)現(xiàn)組合邏輯功能又可實(shí)現(xiàn)時(shí)序邏輯功能的基本邏輯單元模塊,這

9、些模塊間利用金屬連線互相連接或連接到I/O模塊。FPGA的邏輯是通過向內(nèi)部靜態(tài)存儲(chǔ)單元加載編程數(shù)據(jù)來實(shí)現(xiàn)的,存儲(chǔ)在存儲(chǔ)器單元中的值決定了邏輯單元的邏輯功能以及各模塊之間或模塊與I/O間的聯(lián)接方式,并最終決定了FPGA所能實(shí)現(xiàn)的功能,F(xiàn)PGA允許無限次的編程。 3、 基本特點(diǎn) 1)采用FPGA設(shè)計(jì)ASIC電路(專用集成電路),用戶不需要投片生產(chǎn),就能得到合用的芯片。 2)FPGA可做其它全定制或半定制ASIC電路的中試樣片。 3)FPGA內(nèi)部有豐富的觸發(fā)器和I/O引腳。 4)FPGA是ASIC電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。 5) FPGA采用高速CMOS工藝,

10、功耗低,可以與CMOS、TTL電平兼容。 可以說,F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。 FPGA是由存放在片內(nèi)RAM中的程序來設(shè)置其工作狀態(tài)的,因此,工作時(shí)需要對(duì)片內(nèi)的RAM進(jìn)行編程。用戶可以根據(jù)不同的配置模式,采用不同的編程方式。 加電時(shí),F(xiàn)PGA芯片將EPROM中數(shù)據(jù)讀入片內(nèi)編程RAM中,配置完成后,F(xiàn)PGA進(jìn)入工作狀態(tài)。掉電后,F(xiàn)PGA恢復(fù)成白片,內(nèi)部邏輯關(guān)系消失,因此,F(xiàn)PGA能夠反復(fù)使用。FPGA的編程無須專用的FPGA編程器,只須用通用的EPROM、PROM編程器即可。當(dāng)需要修改FPGA功能時(shí),只需換一片EPROM即可。這樣,同一片F(xiàn)PGA,不同的編

11、程數(shù)據(jù),可以產(chǎn)生不同的電路功能。因此,F(xiàn)PGA的使用非常靈活。 第2節(jié) EDA設(shè)計(jì)平臺(tái)選擇 1、 EDA工具軟件 EDA工具軟件可大致可分為芯片設(shè)計(jì)輔助軟件、可編程芯片輔助設(shè)計(jì)軟件、系統(tǒng)設(shè)計(jì)輔助軟件等三類。 目前進(jìn)入我國并具有廣泛影響的EDA軟件是系統(tǒng)設(shè)計(jì)軟件輔助類和可編程芯片輔助設(shè)計(jì)軟件:Protel、Altium Designer、PSPICE、OrCAD、PCAD、LSIIogic、MicroSim、ISE、modelsim、Matlab、Quartus II等等。這些工具都有較強(qiáng)的功能,一般可用于幾個(gè)方面,例如很多軟件都可以進(jìn)行電路設(shè)計(jì)與仿真,同時(shí)還可以進(jìn)行P

12、CB自動(dòng)布局布線,可輸出多種網(wǎng)表文件與第三方軟件接口。 Altera 公司的Quartus II 作為一種可編程邏輯的設(shè)計(jì)環(huán)境, 由于其強(qiáng)大的設(shè)計(jì)能力和直觀易用的接口,越來越受到數(shù)字系統(tǒng)設(shè)計(jì)者的歡迎。故本次設(shè)計(jì)采用Quartus II作為設(shè)計(jì)平臺(tái) 2、 Quartus II簡(jiǎn)介 Max+plus II 作為Altera的上一代PLD設(shè)計(jì)軟件,由于其出色的易用性而得到了廣泛的應(yīng)用。目前Altera已經(jīng)停止了對(duì)Max+plus II 的更新支持。Quartus II 是Altera公司繼Max+plus II之后開發(fā)的一種針對(duì)其公司生產(chǎn)的系列CPLD/PGFA器件的綜合性開發(fā)軟件,它的版

13、本不斷升級(jí),從4.0版到10.0版,這里介紹的是Quartus II 8.0版,該軟件有如下幾個(gè)顯著的特點(diǎn): 1、Quartus II 的優(yōu)點(diǎn) 該軟件界面友好,使用便捷,功能強(qiáng)大,是一個(gè)完全集成化的可編程邏輯設(shè)計(jì)環(huán)境,是先進(jìn)的EDA工具軟件。該軟件具有開放性、與結(jié)構(gòu)無關(guān)、多平臺(tái)、完全集成化、豐富的設(shè)計(jì)庫、模塊化工具等特點(diǎn),支持原理圖、VHDL、VerilogHDL以及AHDL(Altera Hardware Description Language)等多種設(shè)計(jì)輸入形式,內(nèi)嵌自有的綜合器以及仿真器,可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。   Quartus II可以在XP、Li

14、nux以及Unix上使用,除了可以使用Tcl腳本完成設(shè)計(jì)流程外,提供了完善的用戶圖形界面設(shè)計(jì)方式。具有運(yùn)行速度快,界面統(tǒng)一,功能集中,易學(xué)易用等特點(diǎn)。 2、Quartus II對(duì)器件的支持 Quartus II支持Altera公司的MAX 3000A系列、MAX 7000系列、MAX 9000系列、ACEX 1K系列、APEX 20K系列、APEX II系列、FLEX 6000系列、FLEX 10K系列,支持MAX7000/MAX3000等乘積項(xiàng)器件。支持MAX II CPLD系列、Cyclone系列、Cyclone II、Stratix II系列、Stratix GX系列等。支持IP核,

15、包含了LPM/MegaFunction宏功能模塊庫,用戶可以充分利用成熟的模塊,簡(jiǎn)化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。此外,Quartus II 通過和DSP Builder工具與Matlab/Simulink相結(jié)合,可以方便地實(shí)現(xiàn)各種DSP應(yīng)用系統(tǒng);支持Altera的片上可編程系統(tǒng)(SOPC)開發(fā),集系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件開發(fā)、可編程邏輯設(shè)計(jì)于一體,是一種綜合性的開發(fā)平臺(tái)。 3、Quartus II對(duì)第三方EDA工具的支持 對(duì)第三方EDA工具的良好支持也使用戶可以在設(shè)計(jì)流程的各個(gè)階段使用熟悉的第三放EDA工具。 Altera的Quartus II可編程邏輯軟件屬于第四代PLD開發(fā)平臺(tái)。該

16、平臺(tái)支持一個(gè)工作組環(huán)境下的設(shè)計(jì)要求,其中包括支持基于Internet的協(xié)作設(shè)計(jì)。Quartus平臺(tái)與Cadence、ExemplarLogic、 MentorGraphics、Synopsys和Synplicity等EDA供應(yīng)商的開發(fā)工具相兼容。改進(jìn)了軟件的LogicLock模塊設(shè)計(jì)功能,增添 了FastFit編譯選項(xiàng),推進(jìn)了網(wǎng)絡(luò)編輯性能,而且提升了調(diào)試能力。 第3節(jié) 硬件描述語言的選擇 1、 HDL概述 HDL(Hardware Description Language),是硬件描述語言。顧名思義,硬件描述語言就是指對(duì)硬件電路進(jìn)行行為描述、寄存器傳輸

17、描述或者結(jié)構(gòu)化描述的一種新興語言。 隨著EDA技術(shù)的發(fā)展,使用硬件語言設(shè)計(jì)PLD/FPGA成為一種趨勢(shì)。目前最主要的硬件描述語言是VHDL和Verilog HDL。 VHDL發(fā)展的較早,語法嚴(yán)格,而Verilog HDL是在C語言的基礎(chǔ)上發(fā)展起來的一種硬件描述語言,語法較自由。 VHDL和Verilog HDL兩者相比,VHDL的書寫規(guī)則比Verilog煩瑣一些。 VHDL的參考書很多,便于查找資料,而Verilog HDL的參考書相對(duì)較少,這給學(xué)習(xí)Verilog HDL帶來一些困難。 從EDA技術(shù)的發(fā)展上看,已出現(xiàn)用于CPLD/FPGA設(shè)計(jì)的硬件C語言編譯軟件,雖然還不成熟,應(yīng)

18、用極少,但它有可能會(huì)成為繼VHDL和Verilog之后,設(shè)計(jì)大規(guī)模CPLD/FPGA的又一種手段。 綜上所述,本次設(shè)計(jì)選用VHDL作為硬件描述語言。 2、 VHDL簡(jiǎn)介 VHDL的英文全名是Very-High-Speed Integrated Circuit HardwareDescription Language,誕生于1982年。1987年底,VHDL被IEEE和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言 。自IEEE公布了VHDL的標(biāo)準(zhǔn)版本,IEEE-1076(簡(jiǎn)稱87版)之后,各EDA公司相繼推出了自己的VHDL設(shè)計(jì)環(huán)境,或宣布自己的設(shè)計(jì)工具可以和VHDL接口。此后VHDL在電子設(shè)計(jì)領(lǐng)域得

19、到了廣泛的接受,并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語言。1993年,IEEE對(duì)VHDL進(jìn)行了修訂,從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展VHDL的內(nèi)容,公布了新版本的VHDL,即IEEE標(biāo)準(zhǔn)的1076-1993版本,(簡(jiǎn)稱93版)。現(xiàn)在,VHDL和Verilog作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言,又得到眾多EDA公司的支持,在電子工程領(lǐng)域,已成為事實(shí)上的通用硬件描述語言。有專家認(rèn)為,在新的世紀(jì)中,VHDL于Verilog語言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。 VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu),行為,功能和接口。除了含有許多具有硬件特征的語句外,VHDL的語言形式和描述風(fēng)格與句法是

20、十分類似于一般的計(jì)算機(jī)高級(jí)語言。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì),或稱設(shè)計(jì)實(shí)體(可以是一個(gè)元件,一個(gè)電路模塊或一個(gè)系統(tǒng))分成外部(或稱可是部分,及端口)和內(nèi)部(或稱不可視部分),既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后,一旦其內(nèi)部開發(fā)完成后,其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。應(yīng)用VHDL進(jìn)行工程設(shè)計(jì)的優(yōu)點(diǎn)是多方面的。   (1)與其他的硬件描述語言相比,VHDL具有更強(qiáng)的行為描述能力,從而決定了他成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語言。強(qiáng)大的行為描述能力是避開具體的器件結(jié)構(gòu),從邏輯行為上描述和設(shè)計(jì)

21、大規(guī)模電子系統(tǒng)的重要保證。 (2)VHDL豐富的仿真語句和庫函數(shù),使得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性,隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬。 (3)VHDL語句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。符合市場(chǎng)需求的大規(guī)模系統(tǒng)高效, 高速的完成必須有多人甚至多個(gè)代發(fā)組共同并行工作才能實(shí)現(xiàn)。(4)對(duì)于用VHDL完成的一個(gè)確定的設(shè)計(jì),可以利用EDA工具進(jìn)行邏輯綜合和優(yōu)化,并自動(dòng)的把VHDL描述設(shè)計(jì)轉(zhuǎn)變成門級(jí)網(wǎng)表。 (5)VHDL對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性,設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu),也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么,而進(jìn)行獨(dú)

22、立的設(shè)計(jì)。 三、HDL開發(fā)流程 用VHDL語言開發(fā)FPGA的完整流程為: 1.文本編輯:用任何文本編輯器都可以進(jìn)行,也可以用專用的HDL編輯環(huán)境。通常VHDL文件保存為.vhd文件 2.功能仿真:將文件調(diào)入HDL仿真軟件進(jìn)行功能仿真,檢查邏輯功能是否正確(也叫前仿真,對(duì)簡(jiǎn)單的設(shè)計(jì)可以跳過這一步,只在布線完成以后,進(jìn)行時(shí)序仿真) 3.邏輯綜合:將源文件調(diào)入邏輯綜合軟件進(jìn)行綜合,即把語言綜合成最簡(jiǎn)的布爾表達(dá)式和信號(hào)的連接關(guān)系。邏輯綜合軟件會(huì)生成.edf(edif)的EDA工業(yè)標(biāo)準(zhǔn)文件。 4.布局布線:將.edf文件調(diào)入PLD廠家提供的軟件中進(jìn)行布線,即把設(shè)計(jì)好的邏輯安放到PLD/FPG

23、A內(nèi) 5.時(shí)序仿真:需要利用在布局布線中獲得的精確參數(shù),用仿真軟件驗(yàn)證電路的時(shí)序。(也叫后仿真) 6.編程下載:確認(rèn)仿真無誤后,將文件下載到芯片中 通常以上過程可以都在PLD/FPGA廠家提供的開發(fā)工具(如MAXPLUSII,F(xiàn)oundation,ISE)中完成,但許多集成的PLD開發(fā)軟件只支持VHDL/Verilog的子集,可能造成少數(shù)語法不能編譯,如果采用專用HDL工具分開執(zhí)行,效果會(huì)更好,否則這么多出售專用HDL開發(fā)工具的公司就沒有存在的理由了。 第2章 FSK調(diào)制解調(diào)原理 第1節(jié) 數(shù)字調(diào)制技術(shù) 數(shù)字基帶信號(hào)中含有豐富的低頻分量,由于傳輸信道的頻率特性

24、通常有限,即存在上、下限頻率,超過此界限則不能進(jìn)行有效數(shù)據(jù)傳輸,因此數(shù)字基帶信號(hào)的頻譜特性與信道頻譜特性不匹配,不適于在傳輸信道中直接傳送。通常在傳輸前要對(duì)數(shù)字基帶信號(hào)進(jìn)行處理,減少其低頻分量與高頻分量,使能量向中頻集中,或者采用數(shù)字調(diào)制技術(shù)進(jìn)行頻譜搬移,以適應(yīng)傳輸信道更高頻譜范圍的要求。 數(shù)字調(diào)制技術(shù)是指將數(shù)字基帶信號(hào)調(diào)制在載波上,使其變換成適合信道傳輸?shù)臄?shù)字頻帶信號(hào),從而實(shí)現(xiàn)頻譜搬移,通常有三種基本的載波調(diào)制方式,即幅度鍵控(ASK)、頻率鍵控(FSK)和相位鍵控(PSK)。 第二節(jié) 數(shù)字調(diào)制的分類及特點(diǎn) 一、數(shù)字調(diào)制的分類 按照基帶數(shù)字信號(hào)對(duì)載波的振幅、頻

25、率和相位等不同參數(shù)所進(jìn)行的調(diào)制,可把數(shù)字調(diào)制方式分為3 種基本類型:幅度鍵控(ASK)、頻移鍵控(FSK)和相移鍵控(PSK)。其他任何調(diào)制方式都是在這3種方式上的發(fā)展和組合。正交調(diào)幅QAM就是可以同時(shí)改變載波振幅和相位的調(diào)制方式,根據(jù)載波相位變化,調(diào)制分為兩大類,即線性與非線性以及連續(xù)與不連續(xù)。前者是指在一個(gè)碼元內(nèi)相位路徑的軌跡,后者是指在相鄰碼元轉(zhuǎn)換點(diǎn)上相位路徑是否連續(xù)。二相移相鍵控(BPSK),四相移相鍵控(QPSK)、交錯(cuò)正交移相鍵控(OQPSK)屬“不連續(xù)相位路徑數(shù)字調(diào)制”;最小移頻鍵控(MSK)屬“線性連續(xù)相位路徑數(shù)字調(diào)制”;正弦移頻鍵控(SFSK)、平滑調(diào)頻(TFM)、高斯濾波最

26、小頻移頻鍵控(GMSK)屬“非線性連續(xù)相位路徑數(shù)字調(diào)制”。其中除了BPSK,QPSK,OQPSK之外,都可以看成調(diào)制指數(shù)h =1/2的連續(xù)相位移頻鍵控(CPFSK)。 二、數(shù)字信號(hào)三種基本調(diào)制方式的特點(diǎn) 1、幅移鍵控(ASK)把二進(jìn)制符號(hào)0和1分別用不同的幅度來表示。 2、頻移鍵控(FSK)即用不同的頻率來表示不同的符號(hào)。如2KHz表示0,3KHz表示1。 3、相移鍵控(PSK)通過二進(jìn)制符號(hào)0和1來判斷信號(hào)前后相位。如1時(shí)用π相位,0時(shí)用0相位。 從頻帶寬度考慮,當(dāng)碼元間隔為丁時(shí),ASK及PSK的頻帶寬度近似為2/T,而FSK系統(tǒng)帶寬幾乎是ASK或PSK的3倍左右,因此從頻帶利

27、用率角度分析,F(xiàn)SK最不可?。粡恼`碼率考慮,絕對(duì)移相相干接收PSK的抗噪聲性能最好,其次是相干解調(diào)——碼型變換PSK、差分相干DPSK,隨后依次是相干 PSK、非相干FSK、相干ASK、非相干ASK; 從抗信道變化能力考慮,F(xiàn)SK及PSK對(duì)信道特性變化不敏感,抗信道變化能力強(qiáng),而ASK系統(tǒng)最佳判決門限為A/2,與接收輸入信號(hào)幅度有關(guān),故ASK性能最差。 總之,相干PSK、DPSK與非相干PSK目前使用較多,其中相干PSK、DPSK主要用于高速數(shù)據(jù)傳輸。 第三節(jié) 2FSK調(diào)制解調(diào)原理 1、 2FSK的調(diào)制原理 1.2FSK信號(hào)的時(shí)域表達(dá)式 二進(jìn)制頻移鍵控(2FSK)是指載波的

28、頻率受調(diào)制信號(hào)的控制,而幅度和相位保持不變。設(shè)二進(jìn)制數(shù)字信號(hào)的“1”對(duì)應(yīng)載波,“0”對(duì)應(yīng)載波,而且和之間的改變是瞬間完成的。因此,二進(jìn)制頻移鍵控信號(hào)可以看成是兩個(gè)不同載波的二進(jìn)制幅移鍵控信號(hào)的疊加,根據(jù)以上分析,得出2FSK信號(hào)的的時(shí)域表達(dá)式 (2.2-1) 這里和分別表示第n個(gè)信號(hào)碼元的初始相位,是的反碼,且有 (2.2-2) 一般的,我們將看作是寬度為的單極性矩形脈沖波。 設(shè) (2.2-3) 于是,可以將2FSK信號(hào)表示為 (2.2-4) 2FSK信號(hào)的典型時(shí)間波形如圖2.2-1所示。

29、 圖2.2-1 2FSK信號(hào)時(shí)間波形 2.2FSK信號(hào)產(chǎn)生 通常2FSK信號(hào)可以由兩種電路實(shí)現(xiàn)。圖2.1-2(a)所示為模擬調(diào)頻法,它是利用二進(jìn)制基帶信號(hào)對(duì)載波進(jìn)行調(diào)頻,這種方法不存在相位斷續(xù)的現(xiàn)象,是頻移鍵控通信方式早期采用的實(shí)現(xiàn)方法。圖2.1-2(b)所示是用數(shù)字鍵控法產(chǎn)生二進(jìn)制一品監(jiān)控信號(hào)的原理圖,圖中兩個(gè)振蕩器的輸出載波受輸入的二進(jìn)制基帶信號(hào)控制,在一個(gè)碼元期間輸出和兩個(gè)載波之一,該方法由于使用兩個(gè)獨(dú)立的振蕩器,使得信號(hào)波形的相位存在不連續(xù)的現(xiàn)象,但它具有轉(zhuǎn)換速度快、波型好、穩(wěn)定度高且易于實(shí)現(xiàn)等優(yōu)點(diǎn),故引用廣泛。

30、 圖2.2-2 二、2FSK信號(hào)的解調(diào) 2FSK的解調(diào)也可以分為非相干(包絡(luò)檢波)和相干解調(diào)。圖2.2-3是2FSK非相干解調(diào)原理方框圖。圖中兩個(gè)中心頻率為和帶通濾波器的作用是取出頻率為和高頻信號(hào),包絡(luò)檢波器將各自的包絡(luò)取出至抽樣判決器,抽樣判決器在抽樣脈沖達(dá)到時(shí)對(duì)包絡(luò)的樣值和進(jìn)行判決,判決準(zhǔn)則是當(dāng)抽樣值滿足>判為頻率代表的數(shù)字基帶信號(hào),即“1”碼;當(dāng)<時(shí)判為頻率代表的數(shù)字基帶信號(hào),即“0”碼。 圖2.2-3 2F

31、SK非相干解調(diào)原理方框圖 圖2.2-4是2FSK相干解調(diào)原理方框圖。接收信號(hào)經(jīng)過上下兩路帶通濾波器濾波、與本地相干載波相乘和低通濾波后,進(jìn)行抽樣判決。若抽樣值>,判為頻率代表的數(shù)字基帶信號(hào);若抽樣值若抽樣值<,判為頻率代表的數(shù)字基帶信號(hào)。 圖2.2-4 2FSK相干解調(diào)原理方框圖 2FSK另外一種常用而簡(jiǎn)便的解調(diào)方法是過零檢波解調(diào)法,其解調(diào)原理框圖及各點(diǎn)時(shí)間波形如圖2.2-5(a)和(b)所示。其基本原理是:二進(jìn)制移頻鍵控信號(hào)的過零點(diǎn)數(shù)隨載波頻率不同而異,通過檢測(cè)過

32、零點(diǎn)數(shù)從而得到頻率的變化。在圖2.2-5中,輸入信號(hào)經(jīng)過限幅后產(chǎn)生矩形波,經(jīng)微分、整流、脈沖波形成形后得到與頻率變化相關(guān)的矩形脈沖波,再經(jīng)低通濾波器濾除高次諧波,便恢復(fù)出與原數(shù)字信號(hào)對(duì)應(yīng)的數(shù)字基帶信號(hào)。 (a)原理框圖 (b)各點(diǎn)波形 圖2.2-5 2FSK信號(hào)的過零檢測(cè)法 第3章 調(diào)制解調(diào)器系統(tǒng)方案設(shè)計(jì) 第1節(jié) 系統(tǒng)的實(shí)現(xiàn)原理 第2節(jié) FSK調(diào)制方式的比較 第3節(jié) FSK調(diào)制系統(tǒng)設(shè)計(jì) 第四節(jié) FSK解調(diào)系統(tǒng)設(shè)計(jì) 第4章 軟件設(shè)計(jì)及仿真 第5章 總結(jié) 致謝 參考文獻(xiàn) 第 16 頁 共 16 頁

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