研究生課程考試試題標(biāo)準(zhǔn)答案及評(píng)分標(biāo)準(zhǔn)模板.doc

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西安郵電學(xué)院研究生課程考試試題標(biāo)準(zhǔn)答案及評(píng)分標(biāo)準(zhǔn)西安郵電學(xué)院研究生課程考試試題標(biāo)準(zhǔn)答案及評(píng)分標(biāo)準(zhǔn)（20112012學(xué)年第二學(xué)期）課程名稱數(shù)字信號(hào)處理的FPGA實(shí)現(xiàn)試卷類型A卷專業(yè)年級(jí)電子、通信工程一年級(jí)研究生考試時(shí)間（分鐘）120分鐘 一、簡(jiǎn)述題（共 30 分，每小題 15 分）（段前0.5行、小四號(hào)黑體）1. 簡(jiǎn)述FPGA和DSP芯片在數(shù)字信號(hào)處理具體應(yīng)用中的區(qū)別。2. 簡(jiǎn)述 ALTERA signal tap工具的理解。 二、論述題（共 30 分，每小題 15 分）1硬件驗(yàn)證與軟件仿真在實(shí)際使用中有何區(qū)別，并舉例說(shuō)明？2論述Wimax系統(tǒng)的組成及功能。三、創(chuàng)新設(shè)計(jì)題（共 40 分，每小題 20 分）1. 設(shè)計(jì)DSP Bulider使用流程。2. 設(shè)計(jì) 一基于2FFT（2048 point）的FPGA設(shè)計(jì)架構(gòu)圖 。 試題標(biāo)準(zhǔn)答案及評(píng)分標(biāo)準(zhǔn)1. 簡(jiǎn)述FPGA和DSP芯片在數(shù)字信號(hào)處理具體應(yīng)用中的區(qū)別。DSP基本是串行的，并行程度有限，但是編程調(diào)試要容易許多；FPGA可以在資源允許的前提下，盡量的提高硬件的并行程度，但是其面向更低的邏輯層，因此設(shè)計(jì)和調(diào)試都要復(fù)雜，尤其是并行程序調(diào)試，現(xiàn)在還沒(méi)有好的解決方案；DSP易于實(shí)現(xiàn)一些復(fù)雜的信號(hào)處理算法，目前的高端FPGA都集成了DSP核。DSP與FPGA性能比較：DSP內(nèi)部結(jié)構(gòu)使它所具有的優(yōu)勢(shì)為:所有指令的執(zhí)行時(shí)間都是單周期,指令采用流水線,內(nèi)部的數(shù)據(jù)、地址、指令及DMA(Direct Memory Access直接存儲(chǔ)器存取)總線分開(kāi),有較多的寄存器。與通用微處理器相比,DSP芯片的通用功能相對(duì)較弱些。DSP是專門的微處理器,適用于條件進(jìn)程,特別是較復(fù)雜的多算法任務(wù)。在運(yùn)算上它受制于時(shí)鐘速率,而且每個(gè)時(shí)鐘周期所做的有用操作的數(shù)目也受限制。例如TMS320C6201只有兩個(gè)乘法器和一個(gè)200 MHz 的時(shí)鐘,這樣只能在每秒完成400M的乘法。將模擬算法、具體指標(biāo)要求映射到通用DSP中,比較典型的DSP通過(guò)匯編或高級(jí)語(yǔ)言如C語(yǔ)言進(jìn)行編程,實(shí)時(shí)實(shí)現(xiàn)方案。如果DSP采用標(biāo)準(zhǔn)C程序,這種C代碼可以實(shí)現(xiàn)高層的分支邏輯和判斷。例如通信系統(tǒng)的協(xié)議堆棧,這是很難在FPGA上實(shí)現(xiàn)的。從效果來(lái)說(shuō),采用DSP器件的優(yōu)勢(shì)在于:軟件更新速度快,極大地提高了系統(tǒng)的可靠性、通用性、可更換性和靈活性,但DSP的不足是受到串行指令流的限制。FPGA有很多自由的門,通過(guò)將這些門連接起來(lái)形成乘法器、寄存器、地址發(fā)生器等等。這些只要在框圖級(jí)完成,許多塊可以從簡(jiǎn)單的門到FIR(Finite Impulse Response 有限沖激響應(yīng))或FFT(Fast Fourier Transform 快速傅里葉變換)在很高的級(jí)別完成。但它的性能受到它所有的門數(shù)及時(shí)鐘速度的限制。例如,一個(gè)具有20萬(wàn)門的Virtex 器件可以實(shí)現(xiàn)200MHz時(shí)鐘的10個(gè)16位的乘法器。 FPGA包含有大量實(shí)現(xiàn)組合邏輯的資源,可以完成較大規(guī)模的組合邏輯電路設(shè)計(jì);與此同時(shí),它還包含有相當(dāng)數(shù)量的觸發(fā)器,借助這些觸發(fā)器,FPGA又能完成復(fù)雜的時(shí)序邏輯功能。通過(guò)使用各種EDA (Electronic Design Automatic 電子設(shè)計(jì)自動(dòng)化)工具,設(shè)計(jì)人員可以很方便地將復(fù)雜的電路在FPGA中實(shí)現(xiàn)。象微處理器一樣,許多FPGA可以無(wú)限的重新編程,加載一個(gè)新的設(shè)計(jì)方案只需要幾百毫秒。甚至現(xiàn)場(chǎng)產(chǎn)品可以很簡(jiǎn)單而且快速的實(shí)現(xiàn)。這樣,利用重配置可以減少硬件的開(kāi)銷。2. 簡(jiǎn)述 ALTERA signal tap工具的理解。 調(diào)試FPGA 是一個(gè)比較艱巨的任務(wù)，設(shè)計(jì)越是復(fù)雜，則在驗(yàn)證設(shè)計(jì)上所花的時(shí)間和金錢就越多。為了能讓產(chǎn)品盡快地占領(lǐng)市場(chǎng)，我們必須盡可能地減少驗(yàn)證時(shí)間。此時(shí)，驗(yàn)證工具的優(yōu)勢(shì)就體現(xiàn)出來(lái)了。Altera 的SignalTap II 邏輯分析儀是Altera StratixII、Stratix、StratixGX、Cyclone、Cyclone II、APEX II、APEX 20KE、APEX 20KC、APEX 20K、Excalibur、Mercury 等系列FPGA 的在線、片內(nèi)信號(hào)分析工具。與硬件邏輯分析儀相比，SignalTap 具有成本低廉、使用方便、靈活性大等特點(diǎn)。 SignalTap II 是一款功能強(qiáng)大且極具實(shí)用性的FPGA片上debug工具軟件，它集成在altera公司提供的FPGA開(kāi)發(fā)工具Quartus II中SignalTap II全稱SignalTap II Logic Analyzer是第二代系統(tǒng)級(jí)調(diào)試工具，可以捕獲和顯示實(shí)時(shí)信號(hào)，觀察在系統(tǒng)設(shè)計(jì)中的硬件和軟件之間的互相作用。Quartus II軟件可以選擇要捕獲的信號(hào)、開(kāi)始捕獲的時(shí)間，以及要捕獲多少數(shù)據(jù)樣本。還可以選擇時(shí)間數(shù)據(jù)從器件的存儲(chǔ)器塊通過(guò)JTAG端口傳送至SignalTap II Logic Analyzer，還是至I/O引腳以供外部邏輯分析儀或示波器使用。將實(shí)時(shí)數(shù)據(jù)提供給工程師幫助debug。 SignalTap II獲取實(shí)時(shí)數(shù)據(jù)的原理是在工程中引入Megafunction中的ELA（Embedded Logic Analyzer），以預(yù)先設(shè)定的時(shí)鐘采樣實(shí)時(shí)數(shù)據(jù)，并存儲(chǔ)于FPGA片上ram資源中，然后通過(guò)JTAG傳送回Quartus II分析?？梢?jiàn)SignalTap II，其實(shí)也是在工程額外加入了模塊來(lái)采集信號(hào)，所以使用SignalTap II需要一定的代價(jià)，首先是邏輯單元（ELA），其次是ram，如果工程中剩余的ram資源比較充足，則SignalTap II 一次可以采集較多的數(shù)據(jù)，相應(yīng)的如果FPGA資源已被工程耗盡則無(wú)法使用SignalTap II調(diào)試。1. 硬件驗(yàn)證與軟件仿真在實(shí)際使用中有何區(qū)別，并舉例說(shuō)明？硬件驗(yàn)證，顧名思義就是通過(guò)仿真、時(shí)序分析、上板調(diào)試等手段檢驗(yàn)設(shè)計(jì)正確性的過(guò)程，F(xiàn)PGA開(kāi)發(fā)流程中，驗(yàn)證主要包括功能驗(yàn)證和時(shí)序驗(yàn)證兩個(gè)部分。功能驗(yàn)證，也就是前仿真，屬于軟件仿真。利用Modelsim、VCS等仿真工具對(duì)設(shè)計(jì)進(jìn)行仿真，檢驗(yàn)設(shè)計(jì)的功能是否正確；常用的仿真工具有Model Tech公司的ModelSim，Synopsys公司的VCS，Cadence公司的NC-Verilog和NC-VHDL，Aldec公司的Active HDL VHDL/Verilog HDL等。仿真過(guò)程能及時(shí)發(fā)現(xiàn)設(shè)計(jì)中的錯(cuò)誤，加快了設(shè)計(jì)進(jìn)度，提高了設(shè)計(jì)的可靠性。在一個(gè)硬件的開(kāi)發(fā)中，如果沒(méi)有軟件的仿真模擬，那硬件就很難確認(rèn)是否可用。所以，才會(huì)有硬件驗(yàn)證的程序。簡(jiǎn)單的說(shuō)：例如：CAD軟件，是一個(gè)機(jī)械制圖軟件，可以把它想像成“仿真模擬”，制出成型之前，就必需要有驗(yàn)證程序確認(rèn)，才能量產(chǎn)。 例如：FPGA，開(kāi)發(fā)流程和IC的開(kāi)發(fā)流程相似，設(shè)計(jì)輸入，功能驗(yàn)證，布局布線，時(shí)序驗(yàn)證，生成并下載BIT或PROM文件，進(jìn)行板級(jí)調(diào)試。在以上幾個(gè)主要開(kāi)發(fā)步驟當(dāng)中，屬于硬件驗(yàn)證的有功能仿真和時(shí)序驗(yàn)證兩個(gè)步驟。這就是先軟件仿真和后硬件驗(yàn)證的不同處，相異處。2論述Wimax系統(tǒng)的組成及功能。Wimax(Worldwide Interoperability for Microwave Access),即全球微波互聯(lián)接入。Wimax也叫80216無(wú)線城域網(wǎng)或802.16。WiMAX是一項(xiàng)新興的寬帶無(wú)線接入技術(shù)，能提供面向互聯(lián)網(wǎng)的高速連接，數(shù)據(jù)傳輸距離最遠(yuǎn)可達(dá)50km。WiMAX還具有QoS保障、傳輸速率高、業(yè)務(wù)豐富多樣等優(yōu)點(diǎn)。WiMAX的技術(shù)起點(diǎn)較高，采用了代表未來(lái)通信技術(shù)發(fā)展方向的OFDM/OFDMA、AAS、MIMO等先進(jìn)技術(shù)，隨著技術(shù)標(biāo)準(zhǔn)的發(fā)展，WiMAX逐步實(shí)現(xiàn)寬帶業(yè)務(wù)的移動(dòng)化，而3G則實(shí)現(xiàn)移動(dòng)業(yè)務(wù)的寬帶化，兩種網(wǎng)絡(luò)的融合程度會(huì)越來(lái)越高。網(wǎng)絡(luò)結(jié)構(gòu)組成和功能：WiMAX網(wǎng)絡(luò)體系包括：核心網(wǎng)、用戶基站（SS）、基站（BS）、接力站（RS）、用戶終端設(shè)備（TE）和網(wǎng)管。（1）核心網(wǎng)絡(luò)：WiMAX連接的核心網(wǎng)絡(luò)通常為傳統(tǒng)交換網(wǎng)或因特網(wǎng)。WiMAX提供核心網(wǎng)絡(luò)與基站間的連接接口，但WiMAX系統(tǒng)并不包括核心網(wǎng)絡(luò)。（2）基站：基站提供用戶基站與核心網(wǎng)絡(luò)間的連接，通常采用扇形/定向天線或全向天線，可提供靈活的子信道部署與配置功能，并根據(jù)用戶群體狀況不斷升級(jí)擴(kuò)展網(wǎng)絡(luò)。（3）用戶基站：屬于基站的一種，提供基站與用戶終端設(shè)備間的中繼連接，通常采用固定天線，并被安裝在屋頂上?；九c用戶基站間采用動(dòng)態(tài)適應(yīng)性信號(hào)調(diào)制模式。（4）接力站：在點(diǎn)到多點(diǎn)體系結(jié)構(gòu)中，接力站通常用于提高基站的覆蓋能力，也就是說(shuō)充當(dāng)一個(gè)基站和若干個(gè)用戶基站（或用戶終端設(shè)備）間信息的中繼站。接力站面向用戶側(cè)的下行頻率可以與其面向激戰(zhàn)的上行頻率相同，當(dāng)然也可以采用不同的頻率。（5）用戶終端設(shè)備：WiMAX系統(tǒng)定義用戶終端設(shè)備與用戶基站間的連接接口，提供用戶終端設(shè)備的接入。但用戶終端設(shè)備本身并不屬于WiMAX系統(tǒng)。（6）網(wǎng)管系統(tǒng)：用于監(jiān)視和控制網(wǎng)內(nèi)所有的基站和用戶基站，提供查詢、狀態(tài)監(jiān)控、軟件下載、系統(tǒng)參數(shù)配置等功能。1. 設(shè)計(jì)DSP Bulider使用流程。DSP Builder設(shè)計(jì)包括兩套流程：自動(dòng)流程和手動(dòng)流程： 設(shè)計(jì)流程的第一步：在Matlab/Simulink中進(jìn)行設(shè)計(jì)輸入，在Matlab/Simulink中建立一個(gè)模型文件（mdl文件），用圖形方式調(diào)用DSP Builder和其它Simulink庫(kù)中的模塊，構(gòu)成系統(tǒng)級(jí)或算法級(jí)設(shè)計(jì)框圖。利用Simulink的圖形化仿真、分析功能，分析此設(shè)計(jì)模型的正確性，完成模型仿真。第一步設(shè)計(jì)同一般的Matlab/Simulink建模過(guò)程幾乎沒(méi)什么區(qū)別，所不同的是，設(shè)計(jì)采用了DSP Builder庫(kù)。設(shè)計(jì)流程第二步：通過(guò)SignalCompiler把Simulink的模型文件轉(zhuǎn)化為硬件描述語(yǔ)言文件，以供其它的EDA（Quartus II、ModelSim 等）軟件處理，這些軟件不能直接處理Matlab/Simulink產(chǎn)生的模型文件，那么DSP Builder中的SignalCompiler模塊用于完成模型文件到硬件描述語(yǔ)言文件的轉(zhuǎn)換，轉(zhuǎn)換之后的HDL文件是RTL級(jí)（寄存器傳輸級(jí)，即可綜合的格式）。 設(shè)計(jì)流程的第三步：執(zhí)行RTL級(jí)的仿真，DSP Builder 支持自動(dòng)流程的ModelSim仿真。用戶也可以利用第二步產(chǎn)生的VHDL文件使用其它的仿真工具軟件手動(dòng)地進(jìn)行仿真。 設(shè)計(jì)流程的第四步： 使用第二步SignalCompiler產(chǎn)生的VHDL文件進(jìn)行RTL級(jí)的綜合，網(wǎng)表產(chǎn)生和適配等處理，DSP Builder支持自動(dòng)流程和手動(dòng)流程兩種方式：自動(dòng)流程中可以選擇讓DSP Builder自動(dòng)調(diào)用Quartus II等EDA軟件來(lái)完成相應(yīng)的工作；手動(dòng)模式允許用戶選擇相應(yīng)的軟件來(lái)完成相應(yīng)的工作，手動(dòng)模式需要更多的干預(yù)，同時(shí)提供了更大的靈活性，用戶可以指定綜合、適配等過(guò)程的條件。 第三步和第四步可以不分先后。 設(shè)計(jì)流程的第五步：在Quartus II中編譯用戶的設(shè)計(jì)，最后將設(shè)計(jì)下載，進(jìn)行測(cè)試驗(yàn)證。經(jīng)過(guò)測(cè)試、驗(yàn)證的設(shè)計(jì)可以單獨(dú)執(zhí)行相應(yīng)的DSP功能。如果DSP Builder產(chǎn)生的DSP模型只是整個(gè)設(shè)計(jì)中的一個(gè)子模塊，那么可以在設(shè)計(jì)中調(diào)用DSP Builder產(chǎn)生的VHDL文件，以構(gòu)成完成的設(shè)計(jì)。設(shè)計(jì)DSP Bulider使用流程流程圖：2. 設(shè)計(jì) 一基于2FFT（2048 point）的FPGA設(shè)計(jì)架構(gòu)圖 。 評(píng)分標(biāo)準(zhǔn)：簡(jiǎn)答題1. 對(duì)FPGA和DSP概念清晰描述 5分 掌握FPGA和DSP如何應(yīng)用于數(shù)字信號(hào)處理 5分 描述FPGA和DSP的主要區(qū)別5分 2. 描述出ALTERA signal tap工具的作用 5分 知道ALTERA signal tap工具如何使用5分 掌握ALTERA signal tap工具的優(yōu)缺點(diǎn) 5分論述題 1. 對(duì)硬件驗(yàn)證與軟件仿真概念清晰描述 5分 掌握硬件驗(yàn)證與軟件仿真的具體作用 5分 舉出實(shí)際的應(yīng)用例子 5分 2. 對(duì)Wimax系統(tǒng)清晰解釋 5分掌握Wimax 的組成 5分 描述各組成模塊的功能 5分創(chuàng)新設(shè)計(jì)題：1和2評(píng)分標(biāo)準(zhǔn)相同 給出設(shè)計(jì)思路和原理 8分 設(shè)計(jì)出具體的模型 5分 設(shè)計(jì)出創(chuàng)新的，即不同于教參的 7分 第6頁(yè) 共6頁(yè)