基于FPGA和虛擬儀器的DDS信號發(fā)生器設(shè)計

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基于 FPGA 和虛擬儀器的 DDS 信號發(fā)生器設(shè)計2013-11-19 10:21:57 來源：互聯(lián)網(wǎng)分享到：標簽：虛擬儀器 FPGA DDS 信號發(fā)生器將虛擬儀器技術(shù)同 FPGA 技術(shù)結(jié)合，設(shè)計了一個頻率可控的 DDS 任意波形信號發(fā)生器。在闡述直接數(shù)字頻率合成技術(shù)的工作原理、電路構(gòu)成的基礎(chǔ)上，分別介紹了上位機虛擬儀器監(jiān)控面板的功能和結(jié)構(gòu)，以及實現(xiàn) DDS 功能的下位機 FPGA 器件各模塊化電路的作用。經(jīng)過設(shè)計和電路測試，輸出波形達到了技術(shù)要求，工作穩(wěn)定可靠。信號發(fā)生器是一種常用的信號源，廣泛應(yīng)用于通信、測量、科研等現(xiàn)代電子技術(shù)領(lǐng)域。信號發(fā)生器的核心技術(shù)是頻率合成技術(shù)，主要方法有：直接模擬頻率合成、鎖相環(huán)頻率合成（PLL）、直接數(shù)字合成技術(shù)（ DDS）。DDS 是開環(huán)系統(tǒng)，無反饋環(huán)節(jié)，輸出響應(yīng)速度快，頻率穩(wěn)定度高。因此直接數(shù)字頻率合成技術(shù)是目前頻率合成的主要技術(shù)之一。文中的主要內(nèi)容是采用 FPGA 結(jié)合虛擬儀器技術(shù)，進行 DDS 信號發(fā)生器的開發(fā)。1 DDS 工作原理圖 1 是 DDS 基本結(jié)構(gòu)框圖。以正弦波信號發(fā)生器為例，利用 DDS 技術(shù)可以根據(jù)要求產(chǎn)生不同頻率的正弦波。DDS 電路主要由相位累加器、相位調(diào)制器、正弦 ROM 查找表、DAC 和低通濾波器構(gòu)成。其中，相位累加器是整個 DDS 的核心，完成相位累加的功能。下面對相位累加器的輸入即相位增量進行分析。對于正弦信號發(fā)生器，它的輸出可以用下式來描述：Sout=Asint=Asin（2foutt） （1 ）其中 Sout 是指該信號發(fā)生器的輸出信號波形， fout 指輸出信號對應(yīng)的頻率。正弦信號的相位：=2foutt.在一個 clk 周期 Tclk，相位 的變化量為：為了用數(shù)字化邏輯實現(xiàn)電路，必須對 進行數(shù)字量化，把 2 切割成 2N 份，由此每個 clk 周期的相位增量 用量化值 B 來表述：其中 k-1 指前一個 clk 周期的相位值。由上面的推導(dǎo)可以看出，只要對相位的量化值進行簡單的累加運算，就可以得到正弦信號的當前相位值，而用于累加的相位增量量化值 B（也叫頻率控制字）決定了信號的輸出頻率 fout，并呈現(xiàn)簡單的線性關(guān)系。直接數(shù)字合成器 DDS 就是根據(jù)上述原理而設(shè)計的數(shù)字控制頻率合成器。從本質(zhì)上看，DDS 是一個恒定高頻率運行的多位計數(shù)器。在溢出時，通過利用一個多位控制字來設(shè)置計數(shù)器步進的尺寸，允許計數(shù)器過零。計數(shù)器的高階位用來尋址存儲設(shè)備，該設(shè)備保持生成的一個波形周期的數(shù)字記錄。高頻時鐘每前進一單位，計數(shù)器便步進一次，存儲器也將生成一個新的地址字，而新的波形數(shù)據(jù)值將會發(fā)送到 DAC.DDS 主要有 3 個優(yōu)點：1）輸出信號的頻率精度可以達到作為發(fā)生器參考信號使用的晶體控制振蕩器的水平；2 ）DDS 發(fā)生器可以生成非常高的頻率精度；3 ）如果有 RAM 波形存儲器，那么 DDS 函數(shù)發(fā)生器可以重現(xiàn)幾乎任何波形。2 系統(tǒng)設(shè)計該系統(tǒng)采用 LabVIEW 軟件完成上位機虛擬儀器的開發(fā)，生成正弦波、方波、三角波、手工繪制波形和公式波形等波形數(shù)據(jù)，實時顯示于前面板并通過 VISA 串口將波形數(shù)據(jù)傳送至 FPGA 存儲器。下位機采用 Alter 公司的 FPGA 芯片 EP1C3T144C8 開發(fā)，通過 VHDL 語言軟件式的硬件設(shè)計方法完成 DDS 模塊開發(fā)，根據(jù)頻率控制字數(shù)值讀取 ROM 中的波形數(shù)據(jù)送入 D/A 轉(zhuǎn)換器，最后通過低通濾波器完成平滑濾波輸出。2.1 虛擬儀器上位機面板開發(fā)通過圖形化的虛擬儀器開發(fā)工具 LabVIEW 完成上位機的設(shè)計，主要功能有波形預(yù)覽、參數(shù)設(shè)置、數(shù)據(jù)傳送及數(shù)據(jù)保存。圖 2 為虛擬儀器上位機主面板，通過串口設(shè)置窗口選擇通信端口，采用 cluster 捆綁各操作類型并通過 case 結(jié)構(gòu)判斷所選操作，選擇常規(guī)波形、公式波形及手繪波形會分別彈出對應(yīng)的編輯窗口顯示波形數(shù)據(jù)。如圖 3 和圖 4 所示，為選擇常規(guī)波形和手繪波形彈出的波形參數(shù)設(shè)置對話框，設(shè)置完相應(yīng)的波形后，單擊 done 按鈕確認。設(shè)置完波形后，可以點擊保存波形數(shù)據(jù)，把繪制好的波形以二進制文本形式進行保存。2.2 FPGA 下位機開發(fā)下位機主要完成 DDS 數(shù)字合成器的功能，采用 Ahera 公司的 EP1C3T144C8 芯片，它具有 104 個可供用戶自行配置的 I/O 端口，使用 VHDL 語言在 Quartus開發(fā)工具中實現(xiàn)。直接數(shù)字合成器由 3 部分組成，如圖 5 所示。其中：1）ADDER32B 作為 32 位數(shù)據(jù)加法器，提供可控步進的頻率值； 2）REG32B 作為 32 位移位寄存器，與 ADDER32B 一起組成累加器，將接收到的 32 位數(shù)據(jù)反饋到ADDER32B 完成以外部端口 F 為鍵控頻率字（即上文提到的）的步進；3）ROM 作為讀取存儲器波形數(shù)據(jù)，根據(jù)步進地址讀取存儲器中的 10 位長度的波形數(shù)據(jù)，送入 DA 轉(zhuǎn)換器。3 DDS 信號發(fā)生器結(jié)果分析圖 6 為仿真波形，可以看到，對于不同的頻率控制字 F 給出的不同值，對應(yīng)每一個時鐘輸出的采樣點的步幅變化不同。圖 7 為采用 Quartus自帶的測試工具SignalTap（嵌入式邏輯分析儀）對設(shè)計結(jié)果進行分析，如圖 7 所示為 F 鍵控頻率字設(shè)為16H 時生成的正弦信號。圖 8 是在示波器上觀察的由 DAC 產(chǎn)生經(jīng)低通濾波器處理后的真實波形。4 結(jié)束語文中采用 LabVIEW 虛擬儀器技術(shù)結(jié)合 FPGA 技術(shù)實現(xiàn)的 DDS 信號發(fā)生器，通過利用計算機的強大功能，把傳統(tǒng)儀器的設(shè)計、編輯都放到計算機上完成，并通過通訊接口傳輸數(shù)據(jù)，實現(xiàn)不同波形的輸出。通過對系統(tǒng)仿真和實際測試，結(jié)果表明該 DDS 信號發(fā)生器不僅能產(chǎn)生理想的輸出信號，還具有集成度高。穩(wěn)定性好和擴展性強等優(yōu)點。